JPS5899866A - ２重化演算処理システム - Google Patents
２重化演算処理システムInfo
- Publication number
- JPS5899866A JPS5899866A JP56196858A JP19685881A JPS5899866A JP S5899866 A JPS5899866 A JP S5899866A JP 56196858 A JP56196858 A JP 56196858A JP 19685881 A JP19685881 A JP 19685881A JP S5899866 A JPS5899866 A JP S5899866A
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- JP
- Japan
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- cpu
- signal
- processing
- operation processing
- executes
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1691—Temporal synchronisation or re-synchronisation of redundant processing components using a quantum
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算処理を行う計算機を多重化するとともに各
計算機間の演算処理同期を＝図ることに関する。
計算機間の演算処理同期を＝図ることに関する。
近年、情報処理装置のオンライ−ンでの使用が盛んにな
り、システムの信頼性、実時間性の要求が増々高まって
いる。たとえばプラントの制御装置については、従来ハ
ードウェアのみで構成された制御装置に代わり、計算機
（以下ＣＰＵという）を利用した制御装置を用いてより
高度な制御を実現しているが、このようなＣＰＵを応用
した制御装置ではシステムの信頼性を上げるため、同−
轡能の制御装置を複数台設けた多重化の演算処理システ
ムをとることが多い。多重系制御装置は同一の入力信号
を同じ条件の４とで同一の処理を行う本のである。した
がって複数のＣＰＵからは同一の出力が得られ、この一
致した出力を多重系制御装置の出力信号として制御対象
へと出力する。
り、システムの信頼性、実時間性の要求が増々高まって
いる。たとえばプラントの制御装置については、従来ハ
ードウェアのみで構成された制御装置に代わり、計算機
（以下ＣＰＵという）を利用した制御装置を用いてより
高度な制御を実現しているが、このようなＣＰＵを応用
した制御装置ではシステムの信頼性を上げるため、同−
轡能の制御装置を複数台設けた多重化の演算処理システ
ムをとることが多い。多重系制御装置は同一の入力信号
を同じ条件の４とで同一の処理を行う本のである。した
がって複数のＣＰＵからは同一の出力が得られ、この一
致した出力を多重系制御装置の出力信号として制御対象
へと出力する。
しかし、ＣＰＵが入力信号を読みとるのに、多少時間的
なずれがあることや、ベースクロックのわずかなずれに
よりＣＰＵの処理は正常にもかかわらず、複数のＣＰＵ
の出力が一致しない場合が生じる。つまり複数のＣＰＵ
の同期が壊れた場合には、出力信号として一致し良信号
がタイミング的に短くなったり、出力不一致となり所定
の動作が不可能となる。
なずれがあることや、ベースクロックのわずかなずれに
よりＣＰＵの処理は正常にもかかわらず、複数のＣＰＵ
の出力が一致しない場合が生じる。つまり複数のＣＰＵ
の同期が壊れた場合には、出力信号として一致し良信号
がタイミング的に短くなったり、出力不一致となり所定
の動作が不可能となる。
このためデュアルマ／ド方式をあきらめ、デュ−プレッ
クス方式が採用される傾向にあった。しかし、きわめて
高度の信頼性、実時間性の要求されるシステムやＣＰＵ
を利用して誤動作防止システムを構成し丸いという要望
が極めて強い分野もある。
クス方式が採用される傾向にあった。しかし、きわめて
高度の信頼性、実時間性の要求されるシステムやＣＰＵ
を利用して誤動作防止システムを構成し丸いという要望
が極めて強い分野もある。
従来、この分野においては複数のＣＰＵの出力情報の一
致を保障するために、複数のＣＰＵに対する入力データ
の内容と入力タイミングを一致させることが必要なため
、同期したクロックパルスを複数のＣＰＵへ供給し、各
クロック単位に同一の論理情報を処理する方法や特別な
入力制御装置を用いてＣＰＵ群の処理の同期をとる方法
が用いられた。このように多重系を構成するＣＰＵ群の
入力データの一致を保障したり、入力タイミングを一致
させる九め、複雑かつ大規模な支援ハードウェアを必要
とした。しかしこのような方法を小型のＣＰＵ、特にマ
イクロコ／ピニータのようにＣＰＵの規模が小さなシス
テムに適幽しようとすると、ｃｐｕに対して同期のため
の特別な装置が相対的に大きくなり、信頼性、経済性の
点で不都合を生じる結果になる。特に信頼性の点では、
ＣＰＵに比し同期のための特別な装置の信頼性が悪く、
全体としてＣＰＵを多重系にする意味が全く失なわれる
郷の本質的な問題を生じている。このため、このような
分野においては、共通ハードウェアを最小にし九同期シ
ステムの出現が不可欠な要素となっている。
致を保障するために、複数のＣＰＵに対する入力データ
の内容と入力タイミングを一致させることが必要なため
、同期したクロックパルスを複数のＣＰＵへ供給し、各
クロック単位に同一の論理情報を処理する方法や特別な
入力制御装置を用いてＣＰＵ群の処理の同期をとる方法
が用いられた。このように多重系を構成するＣＰＵ群の
入力データの一致を保障したり、入力タイミングを一致
させる九め、複雑かつ大規模な支援ハードウェアを必要
とした。しかしこのような方法を小型のＣＰＵ、特にマ
イクロコ／ピニータのようにＣＰＵの規模が小さなシス
テムに適幽しようとすると、ｃｐｕに対して同期のため
の特別な装置が相対的に大きくなり、信頼性、経済性の
点で不都合を生じる結果になる。特に信頼性の点では、
ＣＰＵに比し同期のための特別な装置の信頼性が悪く、
全体としてＣＰＵを多重系にする意味が全く失なわれる
郷の本質的な問題を生じている。このため、このような
分野においては、共通ハードウェアを最小にし九同期シ
ステムの出現が不可欠な要素となっている。
本発明の目的は上記した従来技術の欠点を除去し、信頼
性を効果的に向上し、かつ構成を簡素化し得る多重化演
算処理システムを提供することにある。
性を効果的に向上し、かつ構成を簡素化し得る多重化演
算処理システムを提供することにある。
この目的を達成するために本発明は、多重化演算処理シ
ステムにおいて情報伝送手段を設け、これを利用してコ
マンド送受信を行い、入力データの取り込み時刻を一致
しかつ出力タイミングも一致させることを可能としたこ
とを特徴とする。
ステムにおいて情報伝送手段を設け、これを利用してコ
マンド送受信を行い、入力データの取り込み時刻を一致
しかつ出力タイミングも一致させることを可能としたこ
とを特徴とする。
以下１本発明の一実施例を第１図により説明する。本実
施例では二重化構成を例にとり、ＣＡはＡ系ＣＰＵ、Ｃ
ＢＦｉ、Ｂ系ＣＰｔＪ、Ｅは情報伝送手段として本例で
はバスを使用し、出力データ樒合部には論理積回路４を
用い、デュアルアンド方式を構成している。またＣ ｔ
Ａ、Ｃ７Ｂはクロック源であり、夫々のＣＰＵに別置さ
れている。１は入力データ、２はム系出力データ、３は
Ｂ系出力データ、５は２と３を照合した結果の出力デー
タである。ｉ＜システムの構成の特徴は２つのＣＰＵ間
の共通ハードウェアはパスＥだけしか存在しないことで
ある。このＥを有することによって二重化装置が外部と
のデータ入出力および演算処理を同期できる事を第２図
において説明する。
施例では二重化構成を例にとり、ＣＡはＡ系ＣＰＵ、Ｃ
ＢＦｉ、Ｂ系ＣＰｔＪ、Ｅは情報伝送手段として本例で
はバスを使用し、出力データ樒合部には論理積回路４を
用い、デュアルアンド方式を構成している。またＣ ｔ
Ａ、Ｃ７Ｂはクロック源であり、夫々のＣＰＵに別置さ
れている。１は入力データ、２はム系出力データ、３は
Ｂ系出力データ、５は２と３を照合した結果の出力デー
タである。ｉ＜システムの構成の特徴は２つのＣＰＵ間
の共通ハードウェアはパスＥだけしか存在しないことで
ある。このＥを有することによって二重化装置が外部と
のデータ入出力および演算処理を同期できる事を第２図
において説明する。
第２図は第１図のＡ系ＣＰＵ （ＣＡ）とＢ系ＣＰＵ（
ＣＢ）との動作モードを示す。同図において左側がＣＡ
の動作モード、右側がＣＢの動作モードであり、２組の
ＣＰＵ間のコマンド信号伝送には情報伝送手段Ｅが用い
られる。
ＣＢ）との動作モードを示す。同図において左側がＣＡ
の動作モード、右側がＣＢの動作モードであり、２組の
ＣＰＵ間のコマンド信号伝送には情報伝送手段Ｅが用い
られる。
まずＣＡは図示せねタイマーにより、一定周期ごとにプ
ログラムの起動がかかり、コマンド信号Ｃ１を送信する
。パスＥを介してＣＢはＣ１を受信でき、ＣＢのプログ
ラムの起動がかかる。ＣＢはＣ１受信後即ちにレスポン
ス信号Ｒ１を０人に返信する。Ｅを介し九ＣＢからＣＡ
への伝送時間は予め知り得るので、それを計算に入れ、
ＣＢはＲ１送信援、外部データ入力処理を行う。ＣＡも
Ｒ１受信後即ちに外部データ入力処理を行うので簡単な
コマンド送受信により外部データの入力タイきングを一
致させることが可能となる。この同一の入力データを用
いて各々のＣＰＵは、演算処理を行い、ＣＡは演算処理
を終了すると再びバスＥを介してコマンド信号Ｃ２を送
信する。ＣＢは演算処理を終了したならばレスポンス信
号Ｒ２を送信し、ＣＢが演算処理を終了したことをＣＡ
に知らせる。ＣＢａ前記と同様にレスポンス信号Ｒ２を
送信した後、伝送時間を考慮し、データ出力処理を行い
、ＣＡはＲ２受信後即ちにデ〜り出力処理を行う。従っ
て演算同期の取れた同一データが外部へ出力されるため
、第１図の出力データ照合回路においても両ＣＰＵから
同一データが同一時刻に入力され、論理積をとっても照
合不一致なとは起こらない。
ログラムの起動がかかり、コマンド信号Ｃ１を送信する
。パスＥを介してＣＢはＣ１を受信でき、ＣＢのプログ
ラムの起動がかかる。ＣＢはＣ１受信後即ちにレスポン
ス信号Ｒ１を０人に返信する。Ｅを介し九ＣＢからＣＡ
への伝送時間は予め知り得るので、それを計算に入れ、
ＣＢはＲ１送信援、外部データ入力処理を行う。ＣＡも
Ｒ１受信後即ちに外部データ入力処理を行うので簡単な
コマンド送受信により外部データの入力タイきングを一
致させることが可能となる。この同一の入力データを用
いて各々のＣＰＵは、演算処理を行い、ＣＡは演算処理
を終了すると再びバスＥを介してコマンド信号Ｃ２を送
信する。ＣＢは演算処理を終了したならばレスポンス信
号Ｒ２を送信し、ＣＢが演算処理を終了したことをＣＡ
に知らせる。ＣＢａ前記と同様にレスポンス信号Ｒ２を
送信した後、伝送時間を考慮し、データ出力処理を行い
、ＣＡはＲ２受信後即ちにデ〜り出力処理を行う。従っ
て演算同期の取れた同一データが外部へ出力されるため
、第１図の出力データ照合回路においても両ＣＰＵから
同一データが同一時刻に入力され、論理積をとっても照
合不一致なとは起こらない。
また本システムではＣＡのプログラムを糊動するハード
タイマの一定周期が本システムの入力データサンプリン
グタイムを決定しているが、仁の周期は両糸のＣＰＵの
演算処理が十分終了する時間であることを条件とする。
タイマの一定周期が本システムの入力データサンプリン
グタイムを決定しているが、仁の周期は両糸のＣＰＵの
演算処理が十分終了する時間であることを条件とする。
本実施例において各々のＣＰＵの演算処理時間は同一の
処理内容を実行していても基本クロックの微妙な差によ
抄、わずかにずれてくる。しかし毎回一定周期で演算開
始時刻を同一にしているため、各ＣＰＵの演算終了時刻
の違いは累積されず。
処理内容を実行していても基本クロックの微妙な差によ
抄、わずかにずれてくる。しかし毎回一定周期で演算開
始時刻を同一にしているため、各ＣＰＵの演算終了時刻
の違いは累積されず。
本システムは必ず一定周期の間隔で同期されたデータを
出力することができる。
出力することができる。
本発明によれば、多重化演算処理装置において複数のＣ
ＰＵ間に情報伝送手段を設けることだけで各ＣＰＵの演
算処理同期化を行えるので、共通部の少ない、高信幀性
のシステムを実現できる効果がある。
ＰＵ間に情報伝送手段を設けることだけで各ＣＰＵの演
算処理同期化を行えるので、共通部の少ない、高信幀性
のシステムを実現できる効果がある。
本発明では情報伝送手段を介してコマンド送受信を行っ
ているが、情報伝送手段を用いて入出力データを全ビレ
ト照合するシステムも実現できる。
ているが、情報伝送手段を用いて入出力データを全ビレ
ト照合するシステムも実現できる。
この場合、ソフト照合の時間が大きくなり１．サンプリ
ングタイムが延びるが、ハードウェア構成は本発明と同
一のシステムとなる。
ングタイムが延びるが、ハードウェア構成は本発明と同
一のシステムとなる。
第１図は二重系績算処理同期システムのハードウェア構
成図、第２図は二重化したＣＰＵの各々の動作モード図
である。 ＣＡ・・・Ａ糸ＣＰＵ、ＣＢ・・・Ｂ系ＣＰＵ、Ｅ・・
・情報伝送手段（パス）、４・・・論理積回路、１・・
・入力デ第 １ 詔 効 ２ 区 ＣＡ （−δ第１頁の続
き ０発 明 者 青津広明 日立市幸町３丁目１番１号株式 ％式％
成図、第２図は二重化したＣＰＵの各々の動作モード図
である。 ＣＡ・・・Ａ糸ＣＰＵ、ＣＢ・・・Ｂ系ＣＰＵ、Ｅ・・
・情報伝送手段（パス）、４・・・論理積回路、１・・
・入力デ第 １ 詔 効 ２ 区 ＣＡ （−δ第１頁の続
き ０発 明 者 青津広明 日立市幸町３丁目１番１号株式 ％式％
Claims (1)
- 【特許請求の範囲】 １、同一処理を実行する複数の計算機よ抄成る多重化演
算処理システムにおいて該計算機群の間に相互に情報の
授受を行う情報伝送手段を設けることで演算処理の同期
化を図ることを特徴とする多重化演算処理システム。 ２ 第１項記載の多重化演算処理システムにおいて、該
複数の計算様は該情報伝送手段を用いてコマンド送受信
を行い、このコマンド送受信とともに外部とのデータ入
出力を行うことによね計算機間の同期を可能とした多重
化演算処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196858A JPS5899866A (ja) | 1981-12-09 | 1981-12-09 | ２重化演算処理システム |
| DE8282111353T DE3279941D1 (en) | 1981-12-09 | 1982-12-08 | Multi-computer system |
| EP82111353A EP0081238B1 (en) | 1981-12-09 | 1982-12-08 | Multi-computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196858A JPS5899866A (ja) | 1981-12-09 | 1981-12-09 | ２重化演算処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899866A true JPS5899866A (ja) | 1983-06-14 |
| JPS6359184B2 JPS6359184B2 (ja) | 1988-11-18 |
Family
ID=16364822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196858A Granted JPS5899866A (ja) | 1981-12-09 | 1981-12-09 | ２重化演算処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899866A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100743A (en) * | 1977-02-15 | 1978-09-02 | Agency Of Ind Science & Technol | Synchronous processor between processors |
| JPS53148937A (en) * | 1977-06-01 | 1978-12-26 | Hitachi Ltd | Data transfer system |
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
| JPS5599630A (en) * | 1979-01-25 | 1980-07-29 | Toshiba Corp | Time correction method |
-
1981
- 1981-12-09 JP JP56196858A patent/JPS5899866A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100743A (en) * | 1977-02-15 | 1978-09-02 | Agency Of Ind Science & Technol | Synchronous processor between processors |
| JPS53148937A (en) * | 1977-06-01 | 1978-12-26 | Hitachi Ltd | Data transfer system |
| JPS5528124A (en) * | 1978-08-15 | 1980-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Synchronizing running system |
| JPS5599630A (en) * | 1979-01-25 | 1980-07-29 | Toshiba Corp | Time correction method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359184B2 (ja) | 1988-11-18 |
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