JPS5897849A - 半導体素子 - Google Patents
半導体素子Info
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- JPS5897849A JPS5897849A JP56197344A JP19734481A JPS5897849A JP S5897849 A JPS5897849 A JP S5897849A JP 56197344 A JP56197344 A JP 56197344A JP 19734481 A JP19734481 A JP 19734481A JP S5897849 A JPS5897849 A JP S5897849A
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- bumps
- bump
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- chip
- semiconductor
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/13099—Material
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度の実装をＯＴ能とし、かつ高速のポンデ
ィング作業の可能な半導体素子として使用される７リツ
プチツプ型の半導体素子に関するものである。
ィング作業の可能な半導体素子として使用される７リツ
プチツプ型の半導体素子に関するものである。
７リツプチツヲ型の半導体素子においては、千尋俸チッ
プのトランジスタ、抵抗等の機能素子を′形成した側の
主面上に、電極取り出し用の端子を設けている。この電
惟取り出し川の端子は、通常バンプと称され、半導体チ
ップ主面上の電極金とり出すべき位置に、例えば蒸層に
よりアルミ、クロム、鋼、ニッケル等の材料による薄膜
層を順次重ねて形成した後、さらに半田ノーを形成する
などして、最終的に突出した端子を作るわけであろうこ
の突出したバンプと、バンプの配＠ ｖＣ肘必して半導
体装置Ｆ＠谷器側に設けられた外部電極接続口（橿常バ
ッドと称する。）を蛍合することにより、半導体チップ
の主面上の′＠極を外部、即ち、半導体装置用容器側に
とり′出すのである。フリップチップ型の半導体素子は
、既述のように高速のポンディング作業の実現とともに
、高密度の実装を目的とするものであり、当然バンプを
もなるべく小さく形成し、子導体チップ主向上なるべく
小面積に設置することが望ましいが、従来の７リングチ
ツプ型半導体系子は、それ故に、ポンディング作業を困
雌にするという欠点を有していた。即ち、形成可能な範
囲で、なるべく小さな、同一寸法のバンプを設けたが為
にポンディング作業に一＋１％Ｌ、半導体チップと、半
導体装置用容器、換言すれば、バンプとバンドとを厳密
に位置合せしなければならないという欠点を有してい之
。
プのトランジスタ、抵抗等の機能素子を′形成した側の
主面上に、電極取り出し用の端子を設けている。この電
惟取り出し川の端子は、通常バンプと称され、半導体チ
ップ主面上の電極金とり出すべき位置に、例えば蒸層に
よりアルミ、クロム、鋼、ニッケル等の材料による薄膜
層を順次重ねて形成した後、さらに半田ノーを形成する
などして、最終的に突出した端子を作るわけであろうこ
の突出したバンプと、バンプの配＠ ｖＣ肘必して半導
体装置Ｆ＠谷器側に設けられた外部電極接続口（橿常バ
ッドと称する。）を蛍合することにより、半導体チップ
の主面上の′＠極を外部、即ち、半導体装置用容器側に
とり′出すのである。フリップチップ型の半導体素子は
、既述のように高速のポンディング作業の実現とともに
、高密度の実装を目的とするものであり、当然バンプを
もなるべく小さく形成し、子導体チップ主向上なるべく
小面積に設置することが望ましいが、従来の７リングチ
ツプ型半導体系子は、それ故に、ポンディング作業を困
雌にするという欠点を有していた。即ち、形成可能な範
囲で、なるべく小さな、同一寸法のバンプを設けたが為
にポンディング作業に一＋１％Ｌ、半導体チップと、半
導体装置用容器、換言すれば、バンプとバンドとを厳密
に位置合せしなければならないという欠点を有してい之
。
第１図によってこれを説明する。ポンディングＶど当っ
ては、半導体チップ炙りと、半導体装置用容器（３）τ
、半導体チップ１のバンプ（２）と半導体装置用ｇ ’
ａ ｍのバンド（４）が相接して対向する状態に配置し
、かつ複数のバンプ群、複数のパッド群のりちり「定の
もの同志が正確に対向するように位置合せした後、ＩＭ
侵の龜度、あるいは荷直等ゲかけて両４ｉを接合しよう
とするのであるか、史実には光壁Ｖｃ所疋のバンプとバ
ンドを位置合せする墨は困雌であって、図に示す如く、
位置丁れを発生する。
ては、半導体チップ炙りと、半導体装置用容器（３）τ
、半導体チップ１のバンプ（２）と半導体装置用ｇ ’
ａ ｍのバンド（４）が相接して対向する状態に配置し
、かつ複数のバンプ群、複数のパッド群のりちり「定の
もの同志が正確に対向するように位置合せした後、ＩＭ
侵の龜度、あるいは荷直等ゲかけて両４ｉを接合しよう
とするのであるか、史実には光壁Ｖｃ所疋のバンプとバ
ンドを位置合せする墨は困雌であって、図に示す如く、
位置丁れを発生する。
しかるに接合（ボンディング）終了後ニまでもこの１１
１Ｍずれが残っていると接合の機械的、電気的特性が不
充分となるので、位置すれに、接合の間沈浴融もしくは
軟化したバンプ構成材料、及びバッド惰吠材料間に拗〈
表面張力によって修正される事が必要である。つまり、
バンプ、及びバンド間に拗〈表面張力の大きいほど、換
ゴすれば、バンプ及びパッドの面積の総和が大きいほど
、接合時の位置修正能力が大となり、バンプ、パッド両
者の接合前位置合せは容易となるのである。しかるに、
従来の７リツプチツプ型千尋体索子においては、バンプ
をことごとく最小寸法に選択し、いたずらに実装密度の
向上を狙ったが為に、上述の位置修正能力の不足をもた
らし、その結果生産性が低ドするという欠点を生じたの
である。
１Ｍずれが残っていると接合の機械的、電気的特性が不
充分となるので、位置すれに、接合の間沈浴融もしくは
軟化したバンプ構成材料、及びバッド惰吠材料間に拗〈
表面張力によって修正される事が必要である。つまり、
バンプ、及びバンド間に拗〈表面張力の大きいほど、換
ゴすれば、バンプ及びパッドの面積の総和が大きいほど
、接合時の位置修正能力が大となり、バンプ、パッド両
者の接合前位置合せは容易となるのである。しかるに、
従来の７リツプチツプ型千尋体索子においては、バンプ
をことごとく最小寸法に選択し、いたずらに実装密度の
向上を狙ったが為に、上述の位置修正能力の不足をもた
らし、その結果生産性が低ドするという欠点を生じたの
である。
本発明は、前記の従来の７リツプチツプ型半導体素子の
欠点を、少なくとも１個の寸法の犬なるバンプを設けて
、萌述の表面張力の増加ゲはかる事により克服しようと
するものである。プリンブチツブ型半導体素子は、ｌｌ
１ｉ’＃度の実装金目的とするとはいえ、半導体チップ
上には、各機能系子ノ配置上余裕面積の生ずる部分も存
在するので、少なくとも該部分のバンプを大きくしよつ
というわけである。
欠点を、少なくとも１個の寸法の犬なるバンプを設けて
、萌述の表面張力の増加ゲはかる事により克服しようと
するものである。プリンブチツブ型半導体素子は、ｌｌ
１ｉ’＃度の実装金目的とするとはいえ、半導体チップ
上には、各機能系子ノ配置上余裕面積の生ずる部分も存
在するので、少なくとも該部分のバンプを大きくしよつ
というわけである。
以下、実施例により本発明を説明する。第２図は、本発
明になる７リップチップ型千尋体素子の第１の実施例を
示すものである。図において、半導体チップ（１）は、
小なる寸法の〉くンプ（，２−１）とともに、１個の大
なる寸法のバンプ（２−２）を備えている。大なる寸法
のバンプ（２−２）ｒ／ｉ、半纏体チップの表面上、余
裕１相積の得られる部分にのみ設けたもので、第２図（
ｂ）に示すごとく、その高さは小なる寸法のバンプとほ
ぼ同一である。
明になる７リップチップ型千尋体素子の第１の実施例を
示すものである。図において、半導体チップ（１）は、
小なる寸法の〉くンプ（，２−１）とともに、１個の大
なる寸法のバンプ（２−２）を備えている。大なる寸法
のバンプ（２−２）ｒ／ｉ、半纏体チップの表面上、余
裕１相積の得られる部分にのみ設けたもので、第２図（
ｂ）に示すごとく、その高さは小なる寸法のバンプとほ
ぼ同一である。
この実施例になる半導体素子を用いてフリップチソズボ
ンデイングを行う場合には、大なる寸法のバンプが存在
する故に、接合時、バンプとパッド間に生ずる表面張力
の４相は、従来の如く均一な小寸法のバンプのみを形成
した場合と比べて、大となるので、表面張力による位置
修正能力も大となり、その結果、バンプとパッド相互の
接合時の位置合せは、この大なる張力によって修正可能
な程度の積度で行えばよいので、半導体装置の製造上、
生産性の同上という幼果をもたらすものである。
ンデイングを行う場合には、大なる寸法のバンプが存在
する故に、接合時、バンプとパッド間に生ずる表面張力
の４相は、従来の如く均一な小寸法のバンプのみを形成
した場合と比べて、大となるので、表面張力による位置
修正能力も大となり、その結果、バンプとパッド相互の
接合時の位置合せは、この大なる張力によって修正可能
な程度の積度で行えばよいので、半導体装置の製造上、
生産性の同上という幼果をもたらすものである。
男３図は本発明ｖＣｆ！る７リツプチツプ型半導体Ａ子
の躬２の実施例を示すものである。この例では小なる寸
法のバンプ（２−１）とともに、２１１！の大１６寸法
のバンプ（２−２）を備えている。この実施例でｅま大
なる寸法のバンプが２ Ｉｆ！Ｉｔある故に、既述の位
置修正能力は一層犬となり、第１の実施例の場合と同様
、半導体装置の製造上、生産性の同上、歩留の同上とい
う効果を発揮するものである。
の躬２の実施例を示すものである。この例では小なる寸
法のバンプ（２−１）とともに、２１１！の大１６寸法
のバンプ（２−２）を備えている。この実施例でｅま大
なる寸法のバンプが２ Ｉｆ！Ｉｔある故に、既述の位
置修正能力は一層犬となり、第１の実施例の場合と同様
、半導体装置の製造上、生産性の同上、歩留の同上とい
う効果を発揮するものである。
以上述べたように本発明になる半導体素子によれば、半
導体チップと半導体装置用容器を、容易に正確な位置に
接合できるので、半導体装置の製造上、生産性、歩留り
の同上という効果を得られる。
導体チップと半導体装置用容器を、容易に正確な位置に
接合できるので、半導体装置の製造上、生産性、歩留り
の同上という効果を得られる。
第１図は、従来の７リップチップ型千尋体素子を用いた
例を示すもので、第１１四は平面図、（Ｄ）は断面図で
ある。第２図は本発明になる７リソプチツプ型半碑休素
子の第１の実施例を示すもので（ａ）は平面図、（ｂ）
は断面図である。第３図は本発明になる７リツプチツプ
型半纏体素子の第２の実施例を示す平面図である。 図中、（１）ｌｄ半専体チップ、（２）はハンダ、（２
−１）は小なる寸法のバンプ、（２−２）は大なる寸法
のバンプ。（３） Ｖｉ半導体装置用容器、（４）はパ
ッド。 図中、同一符号は同−又は相当部分金示す。 代理人葛野 信− 第１図 第２図 第３図
例を示すもので、第１１四は平面図、（Ｄ）は断面図で
ある。第２図は本発明になる７リソプチツプ型半碑休素
子の第１の実施例を示すもので（ａ）は平面図、（ｂ）
は断面図である。第３図は本発明になる７リツプチツプ
型半纏体素子の第２の実施例を示す平面図である。 図中、（１）ｌｄ半専体チップ、（２）はハンダ、（２
−１）は小なる寸法のバンプ、（２−２）は大なる寸法
のバンプ。（３） Ｖｉ半導体装置用容器、（４）はパ
ッド。 図中、同一符号は同−又は相当部分金示す。 代理人葛野 信− 第１図 第２図 第３図
Claims (1)
- ｆｔＪ（ｆｆのバンプを有する７リツプチツプ型半導体
本子において、前記バンプ中の少なくとも１蘭は他のバ
ンプよりも寸法が大きいことｔ特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197344A JPS5897849A (ja) | 1981-12-07 | 1981-12-07 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197344A JPS5897849A (ja) | 1981-12-07 | 1981-12-07 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897849A true JPS5897849A (ja) | 1983-06-10 |
Family
ID=16372908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197344A Pending JPS5897849A (ja) | 1981-12-07 | 1981-12-07 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157523U (ja) * | 1984-09-21 | 1986-04-17 | ||
| US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
-
1981
- 1981-12-07 JP JP56197344A patent/JPS5897849A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157523U (ja) * | 1984-09-21 | 1986-04-17 | ||
| US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
| US6163463A (en) * | 1996-12-06 | 2000-12-19 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection |
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