JPS5895870A - シヨツトキバリア形電界効果トランジスタ - Google Patents
シヨツトキバリア形電界効果トランジスタInfo
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- JPS5895870A JPS5895870A JP19471881A JP19471881A JPS5895870A JP S5895870 A JPS5895870 A JP S5895870A JP 19471881 A JP19471881 A JP 19471881A JP 19471881 A JP19471881 A JP 19471881A JP S5895870 A JPS5895870 A JP S5895870A
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- schottky barrier
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は機能を向上させたショットキバリア形亀界効
果トランジスタを提供するものである。
果トランジスタを提供するものである。
第１図は従来のショットキバリア・形電界効果トランジ
スタの素子構造の一例を示す断面図である。
スタの素子構造の一例を示す断面図である。
半絶縁性ＧａＡｓ基板（１）上に形成されたｎ形動作層
（２）の表面にソース１１極（３）、ゲート電極（４）
、ドレイン電極Ｌ極（５）が設搬される構造である。
（２）の表面にソース１１極（３）、ゲート電極（４）
、ドレイン電極Ｌ極（５）が設搬される構造である。
このような構造のショットキバリア形電界効果トランジ
スタについては、動作状態の異なる二種類の形式がよく
知ら口ている。ソース電極を接地し、ドレイン電極に所
定の正の電圧を印加する動作条件で、ゲート電極の印加
電圧が零亀、圧の場合、ソース・ドレイン間に電流が流
れるデプレッション形（ノーマリ・オン形）と電流が流
れないエンハンスメント形（ノーマリ・オフ形）であり
、実際の動作状態では、デプレッション形はゲート電極
に負の電圧を必要とし、エンハンスメント形では正の電
圧を必要とする。
スタについては、動作状態の異なる二種類の形式がよく
知ら口ている。ソース電極を接地し、ドレイン電極に所
定の正の電圧を印加する動作条件で、ゲート電極の印加
電圧が零亀、圧の場合、ソース・ドレイン間に電流が流
れるデプレッション形（ノーマリ・オン形）と電流が流
れないエンハンスメント形（ノーマリ・オフ形）であり
、実際の動作状態では、デプレッション形はゲート電極
に負の電圧を必要とし、エンハンスメント形では正の電
圧を必要とする。
これら、二種類のショットキバリア形電界効果トランジ
スタを応用した例として、例えは論理回路を構成する場
合を考えると、デプレッション形では正電圧および負電
圧の二電源を使用した回路、エンハンスメント形では正
電圧のみの−ｗＩＬ源を使用した回路となる。そして、
それぞ口の論理回路構成については特徴および利点があ
り、ある特定の論理回路構成ではエンハンスメント形と
デプレッション形を混存させた回路構成が有効となる状
況がある。
スタを応用した例として、例えは論理回路を構成する場
合を考えると、デプレッション形では正電圧および負電
圧の二電源を使用した回路、エンハンスメント形では正
電圧のみの−ｗＩＬ源を使用した回路となる。そして、
それぞ口の論理回路構成については特徴および利点があ
り、ある特定の論理回路構成ではエンハンスメント形と
デプレッション形を混存させた回路構成が有効となる状
況がある。
従来、エンハンスメント形とデプレッション形を組み併
せた論理回路を構成する場合、論理回路が構成さｎる半
導体基板上で、エンハンスメント形を形成する部分とデ
プレッション形を形成する。
せた論理回路を構成する場合、論理回路が構成さｎる半
導体基板上で、エンハンスメント形を形成する部分とデ
プレッション形を形成する。
部分を論理回路設計時に決定しておき、二種類のショッ
トキバリア形トランジスタを形成していた。
トキバリア形トランジスタを形成していた。
しかしながら、上記のような二種類を組み併せる回路形
式では、論理回路の設計時にはエンハンスメント形とデ
プレッション形の配電が固定されるため、作製した＊理
回路を部分的に修正して論理回路構成を変更する場合に
於いても、一部工程の変更ではできず、初期の設計から
再び始める必要があり、１ｉｉｌ理回路の開発に長期間
装する欠点があった。
式では、論理回路の設計時にはエンハンスメント形とデ
プレッション形の配電が固定されるため、作製した＊理
回路を部分的に修正して論理回路構成を変更する場合に
於いても、一部工程の変更ではできず、初期の設計から
再び始める必要があり、１ｉｉｌ理回路の開発に長期間
装する欠点があった。
この発明はこのような従来の欠点を解消し、簡単な構成
で論理回路を形成する事が可能なショットキバリア形電
界効果トランジスタを提供するものである。
で論理回路を形成する事が可能なショットキバリア形電
界効果トランジスタを提供するものである。
以下、この発明の一実施例を図に基づいて説明する。
第２因はこの発明によるショットキバリア形電界効果ト
ランジスタの構造を示す断面内である。
ランジスタの構造を示す断面内である。
半絶縁性ＧａＡｓ＋基板（１）上に形成されたｎ形動作
層（２）にソース電極（３）とドレイン電、極（５）を
従来と同様に形成し、１つのゲート電極はデプレッショ
ン形ゲート電極−とし、１つのゲート電極はエンハンス
メント形ゲート電極−を形成することによって、１つの
ショットキバリア形トランジスタにエンハンスメント形
とデプレッション形の２つの機能を持たせたものである
。
層（２）にソース電極（３）とドレイン電、極（５）を
従来と同様に形成し、１つのゲート電極はデプレッショ
ン形ゲート電極−とし、１つのゲート電極はエンハンス
メント形ゲート電極−を形成することによって、１つの
ショットキバリア形トランジスタにエンハンスメント形
とデプレッション形の２つの機能を持たせたものである
。
続いて、この実施例の製造方法の一例の要点を第８図（
ａ）〜（ｈ）の工程断面図に基づいて説明する。
ａ）〜（ｈ）の工程断面図に基づいて説明する。
まず、第８図（（転）に示すような半絶縁性ＧａＡｓ基
板（１）とＧａＡ日から成るｎ型動作Ｊｉｍ（２）を有
する半導体基板上に、（（９）に示すようなソース電極
（３）およびドレイン電極（５）を形成すべき部分のフ
ォトレジスト膜（６）を写真製版技術によって除去し、
（Ｃ）に示すようにソースおよびドレイン電極を形成す
る金属を蒸着する。
板（１）とＧａＡ日から成るｎ型動作Ｊｉｍ（２）を有
する半導体基板上に、（（９）に示すようなソース電極
（３）およびドレイン電極（５）を形成すべき部分のフ
ォトレジスト膜（６）を写真製版技術によって除去し、
（Ｃ）に示すようにソースおよびドレイン電極を形成す
る金属を蒸着する。
続いて、フォトレジスト膜（６）を除去するとフォトレ
ジスト膜上に付着した金属層が除去され、（ｄ）に示す
ようにソース電極（８）とドレイン電極（５）が形成さ
ｎる。ソース電極（３）およびドレイン電極（５）とＧ
ａＡｓとのオーム接触を行うための合金化工程を実施し
た後、（５１）に示すようにショットキバリア形亀界効
果トランジスタの動作に必要な部分のみフォトレジスト
膜（６）を覆い、他の部分の不要動作層をエツチングす
る。次いで、フォトレジスト族の除去後、（ｆ）に示す
ようにフォトレジスト膜を塗布し、まずエンハンスメン
ト形のゲート電極形成部分（７）のフォトレジスト膜（
６）を除去し、（−に示すようにエンハンスメント形を
形成する場合のｎ形動作層の厚みとデプレッション形を
形成する場合のｎ形動作層の維みの差異だけエツチング
してエンハンスメント形ゲート形成用凹部（ハ）を形成
し、その後、デプレッション形のゲート電極形成部分（
８）のフォトレジスト膜を除去する。続いて、（ｂ）に
示すようにエンハンスメント形ゲート形成用凹部ｎ下部
のｎ形動作層の厚みをエンハンスメント形となる所定厚
みまでエツチングするとデプレッション形ゲート形成用
凹部６υも形成され、この状態で従来と同様の工程を実
施すｎば、第２図に示す構造が完成する。
ジスト膜上に付着した金属層が除去され、（ｄ）に示す
ようにソース電極（８）とドレイン電極（５）が形成さ
ｎる。ソース電極（３）およびドレイン電極（５）とＧ
ａＡｓとのオーム接触を行うための合金化工程を実施し
た後、（５１）に示すようにショットキバリア形亀界効
果トランジスタの動作に必要な部分のみフォトレジスト
膜（６）を覆い、他の部分の不要動作層をエツチングす
る。次いで、フォトレジスト族の除去後、（ｆ）に示す
ようにフォトレジスト膜を塗布し、まずエンハンスメン
ト形のゲート電極形成部分（７）のフォトレジスト膜（
６）を除去し、（−に示すようにエンハンスメント形を
形成する場合のｎ形動作層の厚みとデプレッション形を
形成する場合のｎ形動作層の維みの差異だけエツチング
してエンハンスメント形ゲート形成用凹部（ハ）を形成
し、その後、デプレッション形のゲート電極形成部分（
８）のフォトレジスト膜を除去する。続いて、（ｂ）に
示すようにエンハンスメント形ゲート形成用凹部ｎ下部
のｎ形動作層の厚みをエンハンスメント形となる所定厚
みまでエツチングするとデプレッション形ゲート形成用
凹部６υも形成され、この状態で従来と同様の工程を実
施すｎば、第２図に示す構造が完成する。
上記のように製造さｎたショットキバリア形電界効果ト
ランジスタは、ソース電極とドレイン亀。
ランジスタは、ソース電極とドレイン亀。
極の間のチャンネル領域内にエンハンスメント形とデプ
レッション形の二つの種類のゲート電極が設けられてい
るため、１つのトランジスタで２つの機能を有する。し
たがって、従来の論理回路の構成でエンハンスメント形
とデプレッション形の２８１類のトランジスタを要した
場合、本発明によるショットキバリア形電界効果トラン
ジスタを適用すれば簡単な論理回路構成となる利点を有
する。
レッション形の二つの種類のゲート電極が設けられてい
るため、１つのトランジスタで２つの機能を有する。し
たがって、従来の論理回路の構成でエンハンスメント形
とデプレッション形の２８１類のトランジスタを要した
場合、本発明によるショットキバリア形電界効果トラン
ジスタを適用すれば簡単な論理回路構成となる利点を有
する。
また、この発明によるショットキバリア形亀界効果トラ
ンジスタは、エンハンスメント形するいはデプレッショ
ン形のどちらか曲刃の機能で動作させる事も可能で、１
理回路の構成がより柔軟となる効果も有する。
ンジスタは、エンハンスメント形するいはデプレッショ
ン形のどちらか曲刃の機能で動作させる事も可能で、１
理回路の構成がより柔軟となる効果も有する。
以上説明したように、この発明によｎは、ショットキバ
リア形亀界効果トランジスタの機能向上が可能となシ実
用上大きな利点を有する。
リア形亀界効果トランジスタの機能向上が可能となシ実
用上大きな利点を有する。
第１図は従来のショットキバリア形電界効果トランジス
タの構造を示す断面図、第２図はこの発明の一実施例の
ショットキバリア形諏界効果トランジスタの構造を示す
断面図、第８図（ａ）〜（旬はこの実施例の製造方法の
一例の要点を示す工程の断面図である。 図中、（１）は半絶縁性ＧａＡｓ基板、（２）はｎ形動
作層、（３）はソースｔＩＩＬｔＦｉ、（４）はゲート
電極、（５）はドレイン電極、（６）はフォトレジスト
膜、＠υは本発明によるデプレッション形ゲート電極、
１ｌ１１υはエンハンスメント形ケートＩｌ極、（７）
はエンハンスメント形ゲート形成部分、（至）はエンハ
ンスメント形ゲート形成用凹部、（８）はデプレッショ
ン形ゲート形成部分、６すはデプレッション形ゲート形
成用凹部を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 島 野 信 − 第１ＶＡ 第２図 第７３図 （ｂ）
タの構造を示す断面図、第２図はこの発明の一実施例の
ショットキバリア形諏界効果トランジスタの構造を示す
断面図、第８図（ａ）〜（旬はこの実施例の製造方法の
一例の要点を示す工程の断面図である。 図中、（１）は半絶縁性ＧａＡｓ基板、（２）はｎ形動
作層、（３）はソースｔＩＩＬｔＦｉ、（４）はゲート
電極、（５）はドレイン電極、（６）はフォトレジスト
膜、＠υは本発明によるデプレッション形ゲート電極、
１ｌ１１υはエンハンスメント形ケートＩｌ極、（７）
はエンハンスメント形ゲート形成部分、（至）はエンハ
ンスメント形ゲート形成用凹部、（８）はデプレッショ
ン形ゲート形成部分、６すはデプレッション形ゲート形
成用凹部を表す。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 島 野 信 − 第１ＶＡ 第２図 第７３図 （ｂ）
Claims (1)
- 半導体基体の一主面部にソース電極及びドレイン電極が
形成され、ソース電極とドレイン電極間のチャネル領域
内に１つり上のエンハンスメント形動作をするゲート電
極と１つ以上のデプレッション形動作をするゲート電極
を設けたことを特徴とするショットキバリア形亀界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19471881A JPS5895870A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19471881A JPS5895870A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895870A true JPS5895870A (ja) | 1983-06-07 |
Family
ID=16329086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19471881A Pending JPS5895870A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895870A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101972A (ja) * | 1983-11-08 | 1985-06-06 | Matsushita Electric Ind Co Ltd | デユアルゲ−ト電界効果トランジスタ |
| FR2573561A1 (fr) * | 1984-11-16 | 1986-05-23 | Thomson Csf | Element de memoire dynamique, bascule maitre-esclave et circuits sequentiels programmables utilisant cet element de memoire dynamique |
| US4709251A (en) * | 1984-08-27 | 1987-11-24 | Sumitomo Electric Industries, Ltd. | Double Schottky-gate field effect transistor |
-
1981
- 1981-11-30 JP JP19471881A patent/JPS5895870A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101972A (ja) * | 1983-11-08 | 1985-06-06 | Matsushita Electric Ind Co Ltd | デユアルゲ−ト電界効果トランジスタ |
| US4709251A (en) * | 1984-08-27 | 1987-11-24 | Sumitomo Electric Industries, Ltd. | Double Schottky-gate field effect transistor |
| FR2573561A1 (fr) * | 1984-11-16 | 1986-05-23 | Thomson Csf | Element de memoire dynamique, bascule maitre-esclave et circuits sequentiels programmables utilisant cet element de memoire dynamique |
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