JPS5886790A - 半導体レ−ザ素子の製造方法 - Google Patents
半導体レ−ザ素子の製造方法Info
- Publication number
- JPS5886790A JPS5886790A JP18580981A JP18580981A JPS5886790A JP S5886790 A JPS5886790 A JP S5886790A JP 18580981 A JP18580981 A JP 18580981A JP 18580981 A JP18580981 A JP 18580981A JP S5886790 A JPS5886790 A JP S5886790A
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- JP
- Japan
- Prior art keywords
- layer
- groove
- substrate
- type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体レーザの構造に関する。
第１図に従来の亀流狭ｑ埋込み型半導体レーザを示す。
上記従来素子は半導体基板１と反対の導電型を有する半
導体層２を形成し、しかるのち上記半導体層２及び半導
体基板ｌを工、チングすることによシ、深さが半導体基
板に達するストライプ状の溝を形成し、さらに半導体基
板１と同じ導電型を有するクラッド層３及び活性層４を
溝内及び溝外上に形成し、さらにクラッド層５、キャッ
プ層６を順次形成することによシ、溝上及び溝外上の半
導体表面が平坦となるようにした構造を有していた。上
記素子では溝領域ではｐ−ｎ接合、溝領域外ではｐ−ｎ
−ｐ−ｎ接合となシ、結果的に半導体層２が電流阻止層
となっている。この為キャップ層６へ注入された電流は
クラッド層５、活性層４を経て、溝中のクラ、ド層３を
介して半導体基板１中へ流れることになる。また溝領域
の活性層は溝領域外の活性層と途切れて形成されておシ
、発光領域となる溝領域中の活性層は周囲をクラッド層
で囲まれている為、キャリア及び光の閉じ込めの効果が
得られている。しかし、上記従来素子はその製作におい
て２回の結晶成長工程を必要とし、１回目の結晶成長工
程で半導体層２を形成し、２回目の結晶成長工程でクラ
ッド層３、活性層４、クラッド層５、及びキャップ〜６
を形成していた。そして上記素子の製作において２回の
結晶成長工程を必要とすることは第１図に示す半導体Ｎ
Ｉ２のような電流阻止を目的として形成した層に電流通
路を設ける為のエツチング工程を必要とすることに起因
していた。このように従来素子は構造上その製作におい
て、２回の結晶成長工程を必要とするなど、多くの製作
工程を要することが欠点であった。
導体層２を形成し、しかるのち上記半導体層２及び半導
体基板ｌを工、チングすることによシ、深さが半導体基
板に達するストライプ状の溝を形成し、さらに半導体基
板１と同じ導電型を有するクラッド層３及び活性層４を
溝内及び溝外上に形成し、さらにクラッド層５、キャッ
プ層６を順次形成することによシ、溝上及び溝外上の半
導体表面が平坦となるようにした構造を有していた。上
記素子では溝領域ではｐ−ｎ接合、溝領域外ではｐ−ｎ
−ｐ−ｎ接合となシ、結果的に半導体層２が電流阻止層
となっている。この為キャップ層６へ注入された電流は
クラッド層５、活性層４を経て、溝中のクラ、ド層３を
介して半導体基板１中へ流れることになる。また溝領域
の活性層は溝領域外の活性層と途切れて形成されておシ
、発光領域となる溝領域中の活性層は周囲をクラッド層
で囲まれている為、キャリア及び光の閉じ込めの効果が
得られている。しかし、上記従来素子はその製作におい
て２回の結晶成長工程を必要とし、１回目の結晶成長工
程で半導体層２を形成し、２回目の結晶成長工程でクラ
ッド層３、活性層４、クラッド層５、及びキャップ〜６
を形成していた。そして上記素子の製作において２回の
結晶成長工程を必要とすることは第１図に示す半導体Ｎ
Ｉ２のような電流阻止を目的として形成した層に電流通
路を設ける為のエツチング工程を必要とすることに起因
していた。このように従来素子は構造上その製作におい
て、２回の結晶成長工程を必要とするなど、多くの製作
工程を要することが欠点であった。
このため、従来素子と同等の特性を有し、かつより少な
い製作工程で製作可能な構造の素子すなわち第１図に示
す半導体層２のような電流阻止を目的とした層を形成し
ても電流通路を設ける為の工、チング工程を必要とせず
、１回の結晶成長工程で素子の製作が可能であるような
構造の素子の実現が要求された。
い製作工程で製作可能な構造の素子すなわち第１図に示
す半導体層２のような電流阻止を目的とした層を形成し
ても電流通路を設ける為の工、チング工程を必要とせず
、１回の結晶成長工程で素子の製作が可能であるような
構造の素子の実現が要求された。
本発明の目的は従来素子の欠点を改善し、従来素子と同
等の特性を有し、かつ従来素子よりも、よ多少ない製作
工程で製作が可能なＳ造の素子を５Ｊ！現することにお
る。
等の特性を有し、かつ従来素子よりも、よ多少ない製作
工程で製作が可能なＳ造の素子を５Ｊ！現することにお
る。
本発明によれはストライプ状の洛を形成した半導体基板
のｉｐ！側面の一部が拠出されて残っている範囲で溝領
域及び糎領域外上に上記基板と反対の導電型を有する半
導体層が形成され、かつ前記の基板の溝側面の拠出され
て残っている部分と接するように上記基板と岡じ導電型
を有するクラッド層が形成されさらに溝領域及びｆ＃領
領域外圧活性層が形成されさらに無領域及び＃Ｉ像領域
外上、上記基板と反対の導電型を有するクラッド層及び
キヤ、プ層が半導体素子表面が平坦となるように形成さ
れた構造とすることによシ本発明の目的を実現すること
が可能となる。
のｉｐ！側面の一部が拠出されて残っている範囲で溝領
域及び糎領域外上に上記基板と反対の導電型を有する半
導体層が形成され、かつ前記の基板の溝側面の拠出され
て残っている部分と接するように上記基板と岡じ導電型
を有するクラッド層が形成されさらに溝領域及びｆ＃領
領域外圧活性層が形成されさらに無領域及び＃Ｉ像領域
外上、上記基板と反対の導電型を有するクラッド層及び
キヤ、プ層が半導体素子表面が平坦となるように形成さ
れた構造とすることによシ本発明の目的を実現すること
が可能となる。
以下に本発明を第２図に示すｎ型基板を用いたＩｎｐ−
ＩｎＧａＡｓＰレーザを例にとシ説明する。第２図にお
いて、ｎ型ＩｎＰ基板１に形成された溝のうち基板内部
側の一部と溝領域外の基板上にｐ型ＩｎＰ層２が形成さ
れているが、溝側面のうち基板表面側の一部とは接触し
ていない。そしてｐ型ＩｎＰ層２が接していない溝側面
に接するようにｎ型ＩｎＰクラッド層３が溝領域及び構
外上に形成され、さらにＩｎＧａＡｓ Ｐ 保性層４が
溝領域及び構外上に形成され、さらに溝上及び溝外上に
ｐ型ＩｎＰクラッド階５、ｐ型ＩｎＧａＡａＩ）キャｙ
プ層６が順次形成されることによシ溝上及び構外上の半
導体赤面が平坦となっている。
ＩｎＧａＡｓＰレーザを例にとシ説明する。第２図にお
いて、ｎ型ＩｎＰ基板１に形成された溝のうち基板内部
側の一部と溝領域外の基板上にｐ型ＩｎＰ層２が形成さ
れているが、溝側面のうち基板表面側の一部とは接触し
ていない。そしてｐ型ＩｎＰ層２が接していない溝側面
に接するようにｎ型ＩｎＰクラッド層３が溝領域及び構
外上に形成され、さらにＩｎＧａＡｓ Ｐ 保性層４が
溝領域及び構外上に形成され、さらに溝上及び溝外上に
ｐ型ＩｎＰクラッド階５、ｐ型ＩｎＧａＡａＩ）キャｙ
プ層６が順次形成されることによシ溝上及び構外上の半
導体赤面が平坦となっている。
ここでｐ型１ｎＧａＡｓＰキャップ層６から注入された
電流はｐ 型Ｉ ｎ Ｐクラッド層５、ＩｎＧａＡｓＰ
活性ＮｌＩ４及びｎ型ＩｎＰクラッド層３を経て、ｎ型
ＩｎＰ基板１の溝側面のうちｎ型ＩｎＦクラッド層３が
接触している部分より、”型Ｉｎｒｎ板基板ｌ中れる。
電流はｐ 型Ｉ ｎ Ｐクラッド層５、ＩｎＧａＡｓＰ
活性ＮｌＩ４及びｎ型ＩｎＰクラッド層３を経て、ｎ型
ＩｎＰ基板１の溝側面のうちｎ型ＩｎＦクラッド層３が
接触している部分より、”型Ｉｎｒｎ板基板ｌ中れる。
また溝中の活性層は構外上の活性層と途切れておシ、周
囲を工ｎＰクラッド層で囲まれている為、従来の電流狭
窄埋込み型レーザと同様キャリア及び光の閉じ込めの効
果が得られる。
囲を工ｎＰクラッド層で囲まれている為、従来の電流狭
窄埋込み型レーザと同様キャリア及び光の閉じ込めの効
果が得られる。
従来素子では第２図のｐ型ＩｎＰ層２のようカミ流阻止
を目的とした半導体層を形成した後、電流通路を設ける
為のエツチング工程を必要としたが、本発明の構造の素
子ではｐ型Ｉｎｒ層２は溝内と溝外上で途切れて形成さ
れ、ｎ型ＩｎＰ基板１の＊＠＋面の一部とは接触してお
らず、電流は上記のｎ型ＩｎＰ基板１の溝側面のうち、
ｐ型ＩｎＰ層２が接触していない部分よ電流れることが
できる為電流阻止を目的とした半導体層を形成した後の
エツチング工程を必要とせず、１回の結晶成長で素子の
製作が可能となシ、従来素子よりも製作工程が大幅に短
縮された。
を目的とした半導体層を形成した後、電流通路を設ける
為のエツチング工程を必要としたが、本発明の構造の素
子ではｐ型Ｉｎｒ層２は溝内と溝外上で途切れて形成さ
れ、ｎ型ＩｎＰ基板１の＊＠＋面の一部とは接触してお
らず、電流は上記のｎ型ＩｎＰ基板１の溝側面のうち、
ｐ型ＩｎＰ層２が接触していない部分よ電流れることが
できる為電流阻止を目的とした半導体層を形成した後の
エツチング工程を必要とせず、１回の結晶成長で素子の
製作が可能となシ、従来素子よりも製作工程が大幅に短
縮された。
本発明の実施例は第２図に示すｎ型基板を用いたＩｎＰ
−ＩｎＧａＡｓＰｖ−ザの場合である。
−ＩｎＧａＡｓＰｖ−ザの場合である。
本実施例の素子は、ブロムメタノールをエツチング液と
して幅が２．８μｍ、深さ２μｍの７字型の溝が形成さ
れたｎ型ＩｎＰ基板１上に上記溝中に、溝側面のうち基
板表面側から深さ０．５μｍの範囲にある溝側面を残し
てｐ型Ｉｎｌ”層２が形成され、同時に構外上の基板表
面に厚さ１μｍのｐ型ＩｎＰ層２が形成され、さらに溝
中でＮさ０．２μｍ、溝外上で厚さ０．１３ ｐｍ Ｏ
ＩｎＧａＡｓＰ活性層４が同時に溝中の活性層と溝外上
の活性層が途切れて形成され、さらに溝外上で厚さ２μ
ｍとなるようにｐ型Ｉｎｌ’クラッド層５が基板全面に
形成され、さらに溝外上で厚さ１μｍとなるようにｐ型
ＩｎＧａＡｓ）’キャラプ層６が基板全面に形成された
構造を有する。ここで溝中のｐ型ＩｎＰ層２及び、Ｉ
ｎ ＧａＡｓ ）’ 活性層４が、港外上よｐも層厚
が厚いのは溝中の方が結晶成長速度がはやい為である。
して幅が２．８μｍ、深さ２μｍの７字型の溝が形成さ
れたｎ型ＩｎＰ基板１上に上記溝中に、溝側面のうち基
板表面側から深さ０．５μｍの範囲にある溝側面を残し
てｐ型Ｉｎｌ”層２が形成され、同時に構外上の基板表
面に厚さ１μｍのｐ型ＩｎＰ層２が形成され、さらに溝
中でＮさ０．２μｍ、溝外上で厚さ０．１３ ｐｍ Ｏ
ＩｎＧａＡｓＰ活性層４が同時に溝中の活性層と溝外上
の活性層が途切れて形成され、さらに溝外上で厚さ２μ
ｍとなるようにｐ型Ｉｎｌ’クラッド層５が基板全面に
形成され、さらに溝外上で厚さ１μｍとなるようにｐ型
ＩｎＧａＡｓ）’キャラプ層６が基板全面に形成された
構造を有する。ここで溝中のｐ型ＩｎＰ層２及び、Ｉ
ｎ ＧａＡｓ ）’ 活性層４が、港外上よｐも層厚
が厚いのは溝中の方が結晶成長速度がはやい為である。
上記の実施例の素子は従来の電流狭♀埋込み型レーザと
同等の特性を有するが、製作工程が大幅に短縮された。
同等の特性を有するが、製作工程が大幅に短縮された。
以上本発明はＩｎＰ−ＩｎＧａＡｓＰレーザについて述
べたが、ＧａＡ＠−ＧａＡＩＡ＠レーザについても同様
の効果が得られる。本発明のＧａＡｓ−ＧａＡｌＡｓし
・−ザは図２に示すＩｎＰ−ＩｎＧａＡｓＰレーザと同
様の構造を有するが、この場合、図２において１はｎ型
ＧａＡｓ基板、ｚＦｉｐ型ＧａＡｌＡｓ層、３はｎ型Ｇ
ａＡｓ基板 クラッド層、４はＧ ａ Ａ Ｉ Ａ ｓ
活性Ｈ５１ｄ、 ｐ’ ！Ｓ！ Ｇａ ＡｌＡｓ ｐう
、ド層、６はＧａＡｌＡｓキャップ層となる。
べたが、ＧａＡ＠−ＧａＡＩＡ＠レーザについても同様
の効果が得られる。本発明のＧａＡｓ−ＧａＡｌＡｓし
・−ザは図２に示すＩｎＰ−ＩｎＧａＡｓＰレーザと同
様の構造を有するが、この場合、図２において１はｎ型
ＧａＡｓ基板、ｚＦｉｐ型ＧａＡｌＡｓ層、３はｎ型Ｇ
ａＡｓ基板 クラッド層、４はＧ ａ Ａ Ｉ Ａ ｓ
活性Ｈ５１ｄ、 ｐ’ ！Ｓ！ Ｇａ ＡｌＡｓ ｐう
、ド層、６はＧａＡｌＡｓキャップ層となる。
また、本発明はｎ型基板を用いた素子について述べたが
、ｐ型基板を用いた素子についても同様の効果が得られ
る。
、ｐ型基板を用いた素子についても同様の効果が得られ
る。
第１図は従来の電流狭９埋込み型半導体レーザの断面図
。第２図は本発明の半導体レーザの断面図で声る。 各図において、１・・・・・・半導体基板、２・・・・
・・上記半導体基板と反対の導電型を有する半尋体層、
３・・・・・・上記半導体基板と同じ導電型を有するク
ラ。 ド層、４・・・・・・活性層、５・・・・・・上記半導
体基板と反対の導電型を有するクラッド層、６はキャッ
プ層である。
。第２図は本発明の半導体レーザの断面図で声る。 各図において、１・・・・・・半導体基板、２・・・・
・・上記半導体基板と反対の導電型を有する半尋体層、
３・・・・・・上記半導体基板と同じ導電型を有するク
ラ。 ド層、４・・・・・・活性層、５・・・・・・上記半導
体基板と反対の導電型を有するクラッド層、６はキャッ
プ層である。
Claims (1)
- ストライプ状の擲が形成された半一体基板上に＃Ｉ＠面
の一部が無比されて残っている範囲で解及び溝外上に上
記半導体基板と反対の導電型を有する半導体層が形成さ
れ、かつ前記の半導体基板の擲側面の無比されて残って
いる部分と接触するように上記半導体基板と同じ導電製
を有するクラッド層が溝上方及び溝外上方に形成され、
さらに溝上方及び溝外上方に活性層クラッド層及びキャ
ップ層が順次形成されたことを特徴とする半導体レーザ
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580981A JPS5886790A (ja) | 1981-11-19 | 1981-11-19 | 半導体レ−ザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580981A JPS5886790A (ja) | 1981-11-19 | 1981-11-19 | 半導体レ−ザ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886790A true JPS5886790A (ja) | 1983-05-24 |
| JPS622479B2 JPS622479B2 (ja) | 1987-01-20 |
Family
ID=16177263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580981A Granted JPS5886790A (ja) | 1981-11-19 | 1981-11-19 | 半導体レ−ザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028562A (en) * | 1988-02-26 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor laser using selective epitaxy |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022133854A (ja) | 2021-03-02 | 2022-09-14 | マツダ株式会社 | 車両の制御システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100885A (en) * | 1976-02-19 | 1977-08-24 | Sony Corp | Production of semiconductor device by liquid epitaxial growth |
-
1981
- 1981-11-19 JP JP18580981A patent/JPS5886790A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100885A (en) * | 1976-02-19 | 1977-08-24 | Sony Corp | Production of semiconductor device by liquid epitaxial growth |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028562A (en) * | 1988-02-26 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor laser using selective epitaxy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622479B2 (ja) | 1987-01-20 |
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