JPS588012B2 - メモリコントロ−ル回路 - Google Patents

Description

【発明の詳細な説明】 本発明はメモリコントロール回路に関するものであり、
更に詳しく言えば、同時にアクセスできないメモリアド
レスに対して、読み出しと書込みが重復した場合に、読
み出し側のコントローラが持っているレジスタのセット
信号を制御して、読み出しデータを信頼性のあるものと
しようとするメモリコントロール回路に関するものであ
る。

従来、同一のメモリをＣＰＵを含めた多数のコントロー
ラが共有する装置に於いて、各々のコントローラが独立
に動作している場合、２つ以上のコントローラから、同
時に同じアドレスをアクセスする可能性がある。

この場合、一般には先にアクセスを開始したコントロー
ラに優先権を与え、他方を待たせるか、全く同時にアク
セスを開始した場合は、予め設けられている優先順位に
従って一方にアクセスする権利を与え、他方を待たせる
。

即ち、これらの従来例では、コントローラのアクセスす
る優先順位を定めるとか、優先順位に従ったクロツクに
同期してアクセスを行う方法を採用している。

このため、アクセス時間はアクセスする時及び優先順位
に従属して変化する。

本発明は従来例の有する不利益を一気に解決するために
提案されたものであって、本発明の目的はコントローラ
の側から見た所の見掛上の待ち時間が無いメモリコント
ロール回路を提供することにある。

本発明の他の目的はメモリコントローラを作る場合の制
限を大幅に減少させることが可能なメモリコントロール
回路を提案するところにある。

本発明の更に他の目的は同じアドレスに対し読み出しと
書き込みがコントローラより同時に要求されたとき、書
込み中の読み出しデータが書込みが終了していないため
、読み出しを行うと該データを出力してしまう可能性の
あるという不安定になる状態をさけて読み出しを行い、
しかもコントローラ側から見た所の読み出しの待ち時間
及び書込みの待時間が無いメモリコントロール回路を提
案する所にある。

本発明の他の目的、特徴は好適な実施例に基づく以下の
詳細な説明により明らかとなるであろう。

第１図に於いて、記号Ｃ１及びＣ２はコントローラ、Ｍ
Ｃ１はメモリコントロール回路１、Ｍはメモリである。

参照番号１は書込みデータ、参照番号２は書込みアドレ
ス、参照番号３は書込み信号である。

参照番号４は読み出しデータ、参照番号５は読み出しア
ドレス、参照番号６は読み出し信号、参照番号７はレジ
スタ、参照番号８はレジスタセット信号、参照番号９−
１はコントローラＣ２より出力される第１のレジスタセ
ット信号、参照番号９−２は第２のレジスタセット信号
で第１のレジスタセット信号の後半にて出力される信号
である。

ここで、コントローラＣ１よりの書込みデータ１、書込
みアドレス２、書込み信号３は第２図ａの如くなってい
る。

なお、書込みデータ１及び書込みアドレス２の斜線部分
はドント・ケアの部分である。

この時の読み出しデータ４は、書込み信号３の立上りよ
り書込み完了するまでの時間すなわち、第２図ａの斜線
部分で不安定になる。

また、コントローラＣ２による読み出しデータ４、読み
出しアドレス５及び読み出し信号との関係は第２図ｂに
示す如くなる。

ここで読み出しデータ４は読み出し信号６並びにアドレ
ス５が入力されてから読み出しが完了するまでの時間並
びに、読み出し信号６が与えられなくなってからの間を
示す斜線の部分で不安定となる。

この読み出し信号６が与えられてから読み出しデータ４
が安定するまでの時間をｔ （アクセスタイム）とす
る。

なお、メモリの種類により、コントローラＣ２より、メ
モリに行っている読み出し信号６は、読み出しアドレス
５を送る事により、読み出しデータ４を得られるフリツ
プフロツプタイプのものでは不用である。

更にここで、コントローラＣ２より出力される第１のレ
ジスタセット信号９−１はコントローラＣ１よりの書込
み信号３より２倍以上長くとる。

これは第６図ａ−ｂに図示されている如く、外見的に長
い読み出し時間を設定し、この読み出し時間中のどの時
点に書込み要求が到来しても、残りの読み出し時間にて
、実際の読み出しが可能である時間を得るためである。

このため、図示のように外面的には長い読み出し時間と
なるが、外部からのメモリアクセスは容易となる。

すなわち、外見上、メモリアクセスに衝突が生じても、
問題なく読み出すことが可能となる。

また、その後半だけ出る信号、すなわち、第２のレジス
タセット信号９−２をコントローラＣ２が出力する様に
しておく。

第３図は、第１図のメモリー・コントロール回路ＭＣＩ
の構成ブロックダイヤグラムである。

第３図に於て、参照番号１０の”ＣＯＭ”は書込みアド
レス２払読み出しアドレス５を比較し、等しかったなら
ば、出力１２を出す回路である。

ここで書込みアドレスと読み出しアドレスの比較とは、
同時にアクセスし得ないメモリのアドレスの比較を言う
。

参照番号１１の”ＣＣ”は制御部である。

第３図の制御部が極めて容易に理解できる様に更に詳し
く記述したのが第４図である。

第４図に於て、参照番号１１−１は論理積回路、参照番
号１１−２は、３入力のうち、１入力を否定入力とした
論理積回路、参照番号１１−３は、否定出力を出す論理
積回路、参照番号１１−４は、Ｄ一タイプのフリツプ・
フロツプである。

さて、この様な回路構成の下で、第５図に示す様に、読
み出しｔと、書込みｔが重複した場合、どうなるのであ
ろうか。

第４図、第５図及び第６図ａを参照して以下説明を行う
。

ここでは、前述のようにコントローラＣ２の第１のレジ
スタセット信号９−１は、コントローラＣ１の書込み信
号３より２倍以上長くとり、更にメモリＭでは書込みが
読み出しに優先して行われるようにしてある。

さて、コントローラＣ２より出力される第１のレジスタ
セット信号９−１の立上りにて、Ｄ一タイプ、フリップ
・フロツプ１１−４は、Ｄ入力が１０ＫΩにて＋５Ｖに
接続されているので、セットされ、その出力１１−５を
出力する。

すると、未だ書込み信号３が来ていない事により、論理
積回路１１−１は満足しない、更に、第１のレジスタセ
ット信号９−１と、上述の所でセットされたフリツプ・
フロツプ１１−４の出力１１−５により、論理積回路１
１−２は満足され、その出力８を出す。

ここで、書込み信号３が来ると、論理積回路１１−１が
満足され、この間だけ論理積回路１１−２を否定する。

この最初の時点に、出力８の負方向に変化する所で、第
１図から理解できるように、レジスタ７をセットする（
■の所）。

しかし、ｔか因に近い値の場合、ｔｏが零に近くなり、
■の時点でレジスタ７へセットしたデータに保償がない
（不安定）。

第５図、第６図ａ参照。従って続く書き込み信号が無く
なると、再ひ、出力信号８は出力され、第１のレジスタ
セット信号９−１が無くなると、再び、出力信号８は否
定される。

この時、第１図、第４図、第５図、第６図ａから解る様
に、ｔ−（ ｔｏ， ＋ｔ’）の充分な読み出し時間を
経た後の不安定でないデータを、読み出しデータとして
レジスタ７にセットする（■の所）。

すなわち、外見上読み出しは、時間ｔで行われ、ｔ時間
後に読み出しデータが得られる。

この読み出し中にあった書込み３も、時間ｔ′にて行わ
れたことになる。

書込みが、読み出しの中頃で行われた場合のタイミング
・チャートは、第６図ｂのごとくなる。

すなわち、第１のレジスタセット信号９−１にて、フリ
ツプ・フロツプ１１−４はセットされる。

この時ｔ。

は零ではないので、セットされたデータに保償がある。

従って次に、書込み信号３が来ると、出力信号８は否定
され、この時、読み出しデータをレジスタ７にセットす
る。

次に、第２のレジスタ信号９−２が来ると、否定論理積
回路１１−３の入力が満足され、出力１１−７が否定と
なり、フリツプ・フロツプ１１−４をリセットする。

これにより、書込み信号が終了しても、出力信号８は出
力されない。

すなわち、この場合も見掛上待つ事なく読み出しが時間
ｔ、書込みが時間ｔ！にて行われたことになる。

さて次に、書込みが読み出しの後半にて生じた時は、第
６図Ｃのごとくなる。

すなわち、第１のレジスタセット信号９−１にて、フリ
ツプ・フロツプ１１−４がセットされる。

すると、出力信号８が出力される。

次に、第２のレジスタセット信号９−２が来て、更に、
書込み信号３が来ると、論理積回路１１−２が否定され
、出力信号８が得られなくなる。

この時、レジスタ７に、読出しデータがセットされる。

この時ｔ。はΣ以上なので読み出しデータに保噴けある
。

又同時に、否定論理積回路１１−３が満足されるので、
フリツプ・フロツプ１１−４はリセットされるので、書
込み信号が無くなっても、出力信号，８は出力されない
。

つまり、この場合も、見掛上、待ち時間無しに、読み出
しが時間ｔ、書込みが時間ｔ′にて行われたことになる
。

さて次に、読み出しの最初が書込みの中間にて生じた時
は、第６図ｄのごとくなる。

すなわち、第１のレジスタセット信号の立上りにて、フ
リツプ・フロツプ１１−４をセットし、出力１１−５を
出す。

次に、書込み信号が無くなると、論理積回路１１−２は
満足され、出力信号８が出力される。

第１のレジスタセット信号が無くなると、上記論理積回
路１１−２は満足しなくなり、出力８を出力しなくなる
。

この時レジスタ７には、読出データがセットされる。

この時読み出しにはｔ。′ある。

以上の説明から、本発明すなわち、同一アドレスに対し
て読み出しと、書込みが同時に生じてもコントローラ側
から見た所の、メモリをアクセスする見掛上の待ち時間
が無いようにするメモリーコントロール回路が理解でき
たであろうし、これにより、コントローラの設計が容易
化する事も容易に理解できたであろう。

更に、コントローラが増えた場合は、同時に同じアドレ
スをアクセスし合う可能性のあるコントローラー間に、
上述のメモリー・コントロール回．路を設ければ良い。

【図面の簡単な説明】

第１図は実施例の装置のブロック・ダイヤグラム、第２
図は、書込みと読み出しのタイム・チャート、第３図は
メモリーコントロール回路のブロック・ダイヤグラム、
第４図はメモリーコントロール回路の実施例、第５図は
第１のレジスタセット信号と書込み信号及び読み出しデ
ータの不安定領域を示すタイム・チヤ−ト、第６図は第
４図の動作を示すタイム・チャートである。 ＣＩ，Ｃ２・・・コントローラー、Ｍ・・・メモリー、
ＭＣＩ・・・メモリーコントロール回路、ＣＯＭ１０・
・・比較回路、ＣＣ１１・・・制御回路、１・・・書込
みデータ、２・・・゛書込みアドレス、３・・・書込み
信号、４・・・読み出しデータ、５・・・読み出しアド
レス、６・・・読み出し信号、７・・・レジスター、８
・・・レジスターセット信号、９−１・・・第１のレジ
スターセット信号、９−２・・・第２のレジスターセッ
ト信号。

Claims (1)

【特許請求の範囲】
1. １ 少くなくとも２以上のコントローラとそれらが共有
   するメモリを持つメモリーコントロール回路に於て、同
   時に同じアドレスの読み出しと書き込みを行う２つのコ
   ントローラ間に予め、メモリよりの読み出しの時間ｔを
   書込の時間ｔ′に比較し充分長くしておき、読み出しを
   行うコントローラから読み出しアドレスを出力し、必要
   ならば読み出し信号を出力し、これ等をメモリに与え、
   メモリよりの読み出しデータをコントローラのレジスタ
   の入力信号として与え、更に上記読み出しデータを該レ
   ジスタにセットする為の第１のレジスタセット信号及び
   その後半において出る第２のレジスタセット信号を備え
   、書込みを行うコントローラから書込みアドレス、書込
   みデータ、書込み信号をメモリーへ入力し、上記読み出
   しを行うコントローラより読み出しアドレスを取り出し
   、上記書込みを行うコントローラより書込みアドレスを
   取り出しこれ等を比較し、その出力と書込み信号と読み
   出し信号の論理積を第１の論理積回路にて取り、又上記
   第１のレジスタセット信号の最初にてセットされるフリ
   ツプ・フロップを備え、更に該フリツプ・フロップを上
   記第１の論理積回路の出力と上記第２のレジスタセット
   信号との論理積にてリセットするように構成し、上記第
   １の論理積回路の出力の否定と上記第１のレジスタセッ
   ト信号と上記フリップ・フロップの出力の論理積を取り
   この出力にて上記読み出しを行うコントローラのレジス
   タをセットするように構成した事を特徴とするメモリコ
   ントロール回路。