JPS5870574A - Ｃｍｉｓ静電誘導トランジスタ及びその製造方法 - Google Patents
Ｃｍｉｓ静電誘導トランジスタ及びその製造方法Info
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- JPS5870574A JPS5870574A JP16931181A JP16931181A JPS5870574A JP S5870574 A JPS5870574 A JP S5870574A JP 16931181 A JP16931181 A JP 16931181A JP 16931181 A JP16931181 A JP 16931181A JP S5870574 A JPS5870574 A JP S5870574A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、チャンネルが空乏層であり、チャンネル中に
形成された電位障壁によって電流が制御サレル絶縁ゲー
ト静電誘導トランジスタ（以下、証工８ｓ工Ｔと称す。
形成された電位障壁によって電流が制御サレル絶縁ゲー
ト静電誘導トランジスタ（以下、証工８ｓ工Ｔと称す。
）において、ＭＷチャンネルＭ工ＳＥｉ工Ｔと、Ｐ型チ
ャンネルＭ工５ＢＩＴで構成される相補型Ｍ工ＳＳ工Ｔ
（以下ＯＭ工８Ｓ工Ｔと称す。）及びその製造方法に関
する。
ャンネルＭ工５ＢＩＴで構成される相補型Ｍ工ＳＳ工Ｔ
（以下ＯＭ工８Ｓ工Ｔと称す。）及びその製造方法に関
する。
近年、半導体集Ｍ＠路技術の進展はめざましく、絶縁ゲ
ート電界効果トランジスタ（以下、ＭＩＮＴと称す。）
のゲート長は３μ愼以下が普遍化しつつある。更に高性
能化、高集積密度化の追求がなされている。一般にＭＩ
ＮＴを高性能化、高集積密度化すべく短チャンネル化し
ていくと、いわゆるパンチスルーを起こし、ゲートによ
るドレイン電流の制御効率が悪くなる。しかしながら電
気特性は短チャンネル化により改善される。これは、Ｍ
ＩＮＴの遅延時間τは一般に、 ｒＱＣＯＬ ／ ｊｌ ＠ （但し、ＯＬはＭ工８Ｔの容量、 ｇｓは相互コンダク
タンス） で表わされ、短チャンネル化に伴いＯＬが低減し、電流
駆動能力が大きいためｙＩＩＬが増大した結果である。
ート電界効果トランジスタ（以下、ＭＩＮＴと称す。）
のゲート長は３μ愼以下が普遍化しつつある。更に高性
能化、高集積密度化の追求がなされている。一般にＭＩ
ＮＴを高性能化、高集積密度化すべく短チャンネル化し
ていくと、いわゆるパンチスルーを起こし、ゲートによ
るドレイン電流の制御効率が悪くなる。しかしながら電
気特性は短チャンネル化により改善される。これは、Ｍ
ＩＮＴの遅延時間τは一般に、 ｒＱＣＯＬ ／ ｊｌ ＠ （但し、ＯＬはＭ工８Ｔの容量、 ｇｓは相互コンダク
タンス） で表わされ、短チャンネル化に伴いＯＬが低減し、電流
駆動能力が大きいためｙＩＩＬが増大した結果である。
このようなパンチスルーモードのＭ工８Ｔが、前記した
ようにゲートによる制御効率が悪い理由は、パンチスル
ー状態で、チャンネル中の電位分布がソースからドレイ
ンへ向かって単調に減少しており、かつ電流の分布がチ
ャンネルの表面から基板側へ広く広がっているためであ
る。このためパンチスルーモードのＭＩＮＴは実用的で
はない。
ようにゲートによる制御効率が悪い理由は、パンチスル
ー状態で、チャンネル中の電位分布がソースからドレイ
ンへ向かって単調に減少しており、かつ電流の分布がチ
ャンネルの表面から基板側へ広く広がっているためであ
る。このためパンチスルーモードのＭＩＮＴは実用的で
はない。
これに対して、同じくチャンネルを空乏化してチャンネ
ル中に電流キャリアに対する電位障壁を形成しこれをゲ
ート電極、及びドレイン電極により制御してドレイン電
流を制御するＭ工ＳＳ工Ｔが提案されている。Ｍ工ＳＳ
工Ｔの一例を第１図に示す。第１図はＰ子基板１上にエ
ピタキシャル気相成長法などにより形成した低不純物密
度のｐ−領域２が配されておりＰ−領域２のうち高不純
物密度の証導電型のソース領域３とドレイン領域４には
さまれたチャンネル領域は拡散電位で空乏層化されてい
る。更に前記チャンネル領域上とはゲート絶ＲＭ６ 、
他領域上には、フィールド絶縁膜５が形成され、アルミ
ニニームなどの金属で形成されたソース電極７．ドレイ
ン電極９．ゲート電極８が配されＭ工ＳＳ工Ｔを構成し
ている。このＭＩＳＳ工Ｔのソースからドレインに沿う
ドレイン電圧印加時のチャンネルの電位分布を第２図に
示す。第２図から明らかなように電流キャリアである電
子に対する電位障壁はドレインに正電圧が印加されてい
るためソース近傍に鞍部を有し、ドレイン側で低くなっ
ている。またチャンネル表面からＰ子基板１側へ行くに
従いＰ子基板１の拡散電位の影響が強くなるので電子に
対する電位障壁は高くなり電流は基板側へは広がらない
。このためゲートによる前記電位障壁鞍部の制御効率は
高（、ＭＩ８８工Ｔは前記したパンチスルーモードのＭ
ＩＮＴと同等の電気特性を有し、より実用的な素子であ
ると言える。
ル中に電流キャリアに対する電位障壁を形成しこれをゲ
ート電極、及びドレイン電極により制御してドレイン電
流を制御するＭ工ＳＳ工Ｔが提案されている。Ｍ工ＳＳ
工Ｔの一例を第１図に示す。第１図はＰ子基板１上にエ
ピタキシャル気相成長法などにより形成した低不純物密
度のｐ−領域２が配されておりＰ−領域２のうち高不純
物密度の証導電型のソース領域３とドレイン領域４には
さまれたチャンネル領域は拡散電位で空乏層化されてい
る。更に前記チャンネル領域上とはゲート絶ＲＭ６ 、
他領域上には、フィールド絶縁膜５が形成され、アルミ
ニニームなどの金属で形成されたソース電極７．ドレイ
ン電極９．ゲート電極８が配されＭ工ＳＳ工Ｔを構成し
ている。このＭＩＳＳ工Ｔのソースからドレインに沿う
ドレイン電圧印加時のチャンネルの電位分布を第２図に
示す。第２図から明らかなように電流キャリアである電
子に対する電位障壁はドレインに正電圧が印加されてい
るためソース近傍に鞍部を有し、ドレイン側で低くなっ
ている。またチャンネル表面からＰ子基板１側へ行くに
従いＰ子基板１の拡散電位の影響が強くなるので電子に
対する電位障壁は高くなり電流は基板側へは広がらない
。このためゲートによる前記電位障壁鞍部の制御効率は
高（、ＭＩ８８工Ｔは前記したパンチスルーモードのＭ
ＩＮＴと同等の電気特性を有し、より実用的な素子であ
ると言える。
しかし、末だＭ工８８１’ｌ’においては、低消費電力
性と高い雑音余裕度を合せ持つ相補構造のものは提案さ
れていない。
性と高い雑音余裕度を合せ持つ相補構造のものは提案さ
れていない。
本発明は以上の背景に鑑みてなされたもので、相補型Ｍ
工ｓｓ工Ｔ（以下、ＯＭ工ＳＳ工Ｔと称す。）の新規な
構造、及びその製造方法を提案するものである。本発明
の０Ｍ１Ｓｆ３ＸＴは、−導電型の基板の一部に配した
基板と逆導電型の埋込み層を有する低不純物密度で一導
電型のエピタキシャル層、該エピタキシャル層の前記埋
込み層の周囲に配した逆導電型の分離領域、前記埋込層
上ノ前記エピタキシャル層に配した逆導電型の第一の半
導体領域、前記埋込層上の該分離領域内部の前記エピタ
キシャル層の他の主面、及び前記第一の半導体領域中に
形成したー専−型のドレイン領域、ソース領域、前記第
一の半導体領域中のソース領域を除く主面上に配した絶
縁膜、絶縁膜上に配した第一のゲート電極から成る一導
電型チヤンネルの絶縁ゲート静電誘導トランジスタと、
前記エピタキシャル層の別の主面に互に離間して配した
逆導電型のソース領域とドレイン領域、及び該ソース領
域とドレイン領域間の前記エピタキシャル層の主面上に
配した第二のゲート電極から成る基板と逆導電型の絶縁
ゲート静％銹導トランジスタとから成ることを特徴とす
る。
工ｓｓ工Ｔ（以下、ＯＭ工ＳＳ工Ｔと称す。）の新規な
構造、及びその製造方法を提案するものである。本発明
の０Ｍ１Ｓｆ３ＸＴは、−導電型の基板の一部に配した
基板と逆導電型の埋込み層を有する低不純物密度で一導
電型のエピタキシャル層、該エピタキシャル層の前記埋
込み層の周囲に配した逆導電型の分離領域、前記埋込層
上ノ前記エピタキシャル層に配した逆導電型の第一の半
導体領域、前記埋込層上の該分離領域内部の前記エピタ
キシャル層の他の主面、及び前記第一の半導体領域中に
形成したー専−型のドレイン領域、ソース領域、前記第
一の半導体領域中のソース領域を除く主面上に配した絶
縁膜、絶縁膜上に配した第一のゲート電極から成る一導
電型チヤンネルの絶縁ゲート静電誘導トランジスタと、
前記エピタキシャル層の別の主面に互に離間して配した
逆導電型のソース領域とドレイン領域、及び該ソース領
域とドレイン領域間の前記エピタキシャル層の主面上に
配した第二のゲート電極から成る基板と逆導電型の絶縁
ゲート静％銹導トランジスタとから成ることを特徴とす
る。
本発明のＯＭ工ＳＳ工Ｔの実施例を第３図に示す。第３
図において、たとえばアンチモンを１０１４〜１０ｔｅ
ａｔｏｍｓゐの濃度で一様にドープしたＮ型シリコン
基板１０上の一部に、固体ソースなどを用いたボロン拡
散またはイオン注入により、表面濃度１０１γ〜１ｏ
１−ｇｔｏｍｓ、−のＰ十型埋込層１１を形成する。さ
らにたとえばエピタキシャル気相成長法により、厚さ２
〜５μ集、不純物密度１０１１〜１ｏ ＠＠ ａｔｏ“
−程度のＮ−型エピタキシャル層１２を成長させる０次
に、Ｐ十埋込層１１の外縁を囲むように、ボロンの固体
ソースなどによる熱拡散で表面濃度１０１１〜１０ＩＩ
ａｔｏｆｌｌｌ／。
図において、たとえばアンチモンを１０１４〜１０ｔｅ
ａｔｏｍｓゐの濃度で一様にドープしたＮ型シリコン
基板１０上の一部に、固体ソースなどを用いたボロン拡
散またはイオン注入により、表面濃度１０１γ〜１ｏ
１−ｇｔｏｍｓ、−のＰ十型埋込層１１を形成する。さ
らにたとえばエピタキシャル気相成長法により、厚さ２
〜５μ集、不純物密度１０１１〜１ｏ ＠＠ ａｔｏ“
−程度のＮ−型エピタキシャル層１２を成長させる０次
に、Ｐ十埋込層１１の外縁を囲むように、ボロンの固体
ソースなどによる熱拡散で表面濃度１０１１〜１０ＩＩ
ａｔｏｆｌｌｌ／。
程度拡散深さ約２μ愼以上のＰ十型分離幀域１３を形成
する。Ｐ十埋込層１１上の、Ｐ＋分離領域１３に囲まれ
たに一部エピタキシャル領域１２内には、たとえば打込
エネルギー１００ ＫｅＶ 、ドーズ量１×１０１４ａ
ｔ０ｆｆｉ″ル程度のボロンイオン打込により形成した
Ｐ−型の第一の半導体領域１４、第一の半導体領域１４
の内と外にそれぞれ、リンの気体ソースなどの熱拡散に
より、ＮチャンネルＭ工°ｓｓ工Ｔのｙ十型ソース領域
１７．Ｎ十型ドレイン領域１８を形成する。次に、Ｎ基
板１０上のＭ−エピタキシャル層１２内には、Ｐチャン
ネルＭ工ＳＳ工Ｔのソース領域、ドレイン領域にそれぞ
れ相当する表面濃度１０１７〜１０ ｌｓ １！ｔ０１
！１ｓ／ｃｄ程度拡散深さ約２μ惰以上のＰ十型拡散領
域１５．１６をボロンの固体ソースなどによる熱拡散で
形成する。Ｐ−領域１４中のＮ十領域１７と、Ｎ−エピ
タキシャル領域１２間のチャンネル領域２゜上、及び、
Ｎ−領域１２中のＰ十領域１５．１４間のチャンネル領
域１９上に、！３１０．などにより厚さ５００〜１００
０１程度のゲート絶縁膜を熱酸化法により成長させ、さ
らに、その上に蒸着法またはスパッタ法などによりムｔ
などのゲート金属を選択的に形成する゛。このようにし
て形成したＮ型、及びＰ型のＭ工５ｓｘＴにより本発明
の０Ｍｌ８５工Ｔは構成される。
する。Ｐ十埋込層１１上の、Ｐ＋分離領域１３に囲まれ
たに一部エピタキシャル領域１２内には、たとえば打込
エネルギー１００ ＫｅＶ 、ドーズ量１×１０１４ａ
ｔ０ｆｆｉ″ル程度のボロンイオン打込により形成した
Ｐ−型の第一の半導体領域１４、第一の半導体領域１４
の内と外にそれぞれ、リンの気体ソースなどの熱拡散に
より、ＮチャンネルＭ工°ｓｓ工Ｔのｙ十型ソース領域
１７．Ｎ十型ドレイン領域１８を形成する。次に、Ｎ基
板１０上のＭ−エピタキシャル層１２内には、Ｐチャン
ネルＭ工ＳＳ工Ｔのソース領域、ドレイン領域にそれぞ
れ相当する表面濃度１０１７〜１０ ｌｓ １！ｔ０１
！１ｓ／ｃｄ程度拡散深さ約２μ惰以上のＰ十型拡散領
域１５．１６をボロンの固体ソースなどによる熱拡散で
形成する。Ｐ−領域１４中のＮ十領域１７と、Ｎ−エピ
タキシャル領域１２間のチャンネル領域２゜上、及び、
Ｎ−領域１２中のＰ十領域１５．１４間のチャンネル領
域１９上に、！３１０．などにより厚さ５００〜１００
０１程度のゲート絶縁膜を熱酸化法により成長させ、さ
らに、その上に蒸着法またはスパッタ法などによりムｔ
などのゲート金属を選択的に形成する゛。このようにし
て形成したＮ型、及びＰ型のＭ工５ｓｘＴにより本発明
の０Ｍｌ８５工Ｔは構成される。
なお、第３図では、Ｎ基板１０とＰ十領域１５と１６は
、それぞれ直接接合を形成しているが、Ｎ基板１０は、
前述の説明にあるように、ＭＩ８Ｓ工Ｔのゲートの制御
効率を高めるために付加したものであるから、直接接合
を形成せず、互いに離間していても良い。
、それぞれ直接接合を形成しているが、Ｎ基板１０は、
前述の説明にあるように、ＭＩ８Ｓ工Ｔのゲートの制御
効率を高めるために付加したものであるから、直接接合
を形成せず、互いに離間していても良い。
さらに、本発明のＯＭ工ＳＳ工Ｔは、Ｐ＋分離領域１３
とＰ＋ソース領域１５．Ｐ＋ドレイン領域１６を同時に
形成できるため、工程数及びマスク数が少ないという特
徴を有する。
とＰ＋ソース領域１５．Ｐ＋ドレイン領域１６を同時に
形成できるため、工程数及びマスク数が少ないという特
徴を有する。
第３図に示すＭ工ＳＳ工Ｔはいずれもチャンネル領域が
ドレイン電圧印加時に空乏層化し、チャンネル内の電位
分布がソース近傍に鞍点を有するため、第１図に示すＭ
工ＳＳ工Ｔと同様に高速で動作し、しかもゲートの制御
効率は高い。また、本発明の−Ｍ工ＳＳ工ＴはＰチャン
ネルＭ工ＳＳ工ＴとＮチャンネルＭ工ＳＳ工Ｔが電気的
に分離されているため、寄生トランジスタ効果も生じな
い。以上の説明はＰをＨに、ＮをＰにかえた場合も有効
である。
ドレイン電圧印加時に空乏層化し、チャンネル内の電位
分布がソース近傍に鞍点を有するため、第１図に示すＭ
工ＳＳ工Ｔと同様に高速で動作し、しかもゲートの制御
効率は高い。また、本発明の−Ｍ工ＳＳ工ＴはＰチャン
ネルＭ工ＳＳ工ＴとＮチャンネルＭ工ＳＳ工Ｔが電気的
に分離されているため、寄生トランジスタ効果も生じな
い。以上の説明はＰをＨに、ＮをＰにかえた場合も有効
である。
本発明のＯＭ工ｓｓ工Ｔは、ＯＭ工ＳとＭ工ＳＳ工Ｔの
特徴をあわせもち、消費電力が小さく、しかも高速で動
作する。また、チャンネル長が短いため、素子自体の大
きさも小さく、集積回路に用いた場合、その集積密度は
きわめて高い。ＯＭ工ＳＳ工Ｔは、高速低消費電力とい
う特徴を生かし、電車、時計用ＩＣの高周波部はもちろ
ん、近年、盛んに開発が進められている携帯用テレビ、
携帯用マイクロコンピュータ−など応用範囲は広い。
特徴をあわせもち、消費電力が小さく、しかも高速で動
作する。また、チャンネル長が短いため、素子自体の大
きさも小さく、集積回路に用いた場合、その集積密度は
きわめて高い。ＯＭ工ＳＳ工Ｔは、高速低消費電力とい
う特徴を生かし、電車、時計用ＩＣの高周波部はもちろ
ん、近年、盛んに開発が進められている携帯用テレビ、
携帯用マイクロコンピュータ−など応用範囲は広い。
また、エピタキシャル層上に作成する点から、バイポー
ラ素子との共存が容易である。
ラ素子との共存が容易である。
第１図は、従来のＭ工ＳＳ工Ｔの断面図、第２図は、第
１図に示すＶ工ＳＳ工Ｔの電位分布図。 第３図は、本発明のＯＭ工ＳＳ工Ｔの実施例の断面図で
ある。 １・・・・・・Ｐ子基板 ２・拳・・・・Ｐ−エピタキシャル層 ３…・・・夏＋ソース領域 ４・・・・・・Ｎ＋ドレイン領域 ５・・・・・・フィールド絶縁膜 ６・・・・・・ゲート絶縁膜 ７・・・・・・ソース電極 ８・・・・・・ゲート電極 ９・・・…ドレイン電極 １０・・・・・・夏基板 １１・・・・・・Ｐ十埋込領域 １５・・・・・・Ｐ十分間領域 １４・・・・・・Ｐ−ウェル領域 １５・・・・・・Ｐ＋ソース領域 １６・・・・・・Ｐ＋ドレイン領域 １７・・・・・・Ｎ＋ソース領域 １８・・・・・・Ｎ＋ドレイン領域 １９・・・・・・Ｐ型チャンネル領域 ２０・・・・・・Ｎ型チャンネル領域 ２１・・・・・・フィールド絶縁膜 ２２・・・・・・ソース電極 ２５・・・・・・ゲート電極 ２４・・・・・・ドレイン電極 ２５・・・・・・ソース電極 ２６・・・・・・ゲート電極 ２７・・・・・・ドレイン電極 以上 出願人 株式会社第二精工舎 代理人 弁理士 最上 １ｇ）
１図に示すＶ工ＳＳ工Ｔの電位分布図。 第３図は、本発明のＯＭ工ＳＳ工Ｔの実施例の断面図で
ある。 １・・・・・・Ｐ子基板 ２・拳・・・・Ｐ−エピタキシャル層 ３…・・・夏＋ソース領域 ４・・・・・・Ｎ＋ドレイン領域 ５・・・・・・フィールド絶縁膜 ６・・・・・・ゲート絶縁膜 ７・・・・・・ソース電極 ８・・・・・・ゲート電極 ９・・・…ドレイン電極 １０・・・・・・夏基板 １１・・・・・・Ｐ十埋込領域 １５・・・・・・Ｐ十分間領域 １４・・・・・・Ｐ−ウェル領域 １５・・・・・・Ｐ＋ソース領域 １６・・・・・・Ｐ＋ドレイン領域 １７・・・・・・Ｎ＋ソース領域 １８・・・・・・Ｎ＋ドレイン領域 １９・・・・・・Ｐ型チャンネル領域 ２０・・・・・・Ｎ型チャンネル領域 ２１・・・・・・フィールド絶縁膜 ２２・・・・・・ソース電極 ２５・・・・・・ゲート電極 ２４・・・・・・ドレイン電極 ２５・・・・・・ソース電極 ２６・・・・・・ゲート電極 ２７・・・・・・ドレイン電極 以上 出願人 株式会社第二精工舎 代理人 弁理士 最上 １ｇ）
Claims (1)
- 【特許請求の範囲】 （１） −導電型の基板の一部に配した基板と逆導電
型の埋込み層を有する低不純物密度で一導電型のエピタ
キシャル層、該エピタキシャル層の前記埋込み層の周囲
に配した逆導電型の分離領域、前記埋込層上の前記エピ
タキシャル層に配した逆導電型の第一の半導体領域、前
記埋込層上の該分離領域内部の前記エピタキシャル層の
他の主面、及び前記第一の半導体領域中に形成した一導
電型のドレイン領域、ソース領域、前記第一の半導体領
域中のソース領域を除く主面上に配した絶縁膜、絶縁膜
上に配した第一のゲート電極から成る一導電型チヤンネ
ルの絶縁ゲート静電誘導トランジスタと、前記エピタキ
シャル層の別の主面に互し１に離間して配した逆導電型
のソース領域とドレイン領域、及び該ソース領域とドレ
イン領域間の前記エピタキシャル層の主面上に配した第
二のゲート電極から成る逆導電型チャンネルの絶縁ゲー
ト静電誘導トランジスタとから成ることを特徴とする０
Ｍ１日静電誘導トランジスタ。 （２）−導電型の基板上に選択的に基板と逆導電型の埋
込層を形成する工程、前記基板上に一導電型のエピタキ
シャル層を形成する工程、エピタキシャル層の主面より
前記埋込層の周囲に逆導電型の分離領域を形成する工程
、前記埋込層上の前記エピタキシャル層の主面から逆導
電型の第一の半導体領域を形成する工程、前記第一の半
導体領域の主面、及び前記埋込層上の前記エピタキシャ
ル層の別の主面に同導電製のソース領域、ドレイン領域
を形成する工程、前記エピタキシャル層の別の主面に互
いに離間して逆導電型のソース領域、ドレイン領域を作
る工程、前記各ドレイン領域、ソース領域間の前記第一
の半導体領域及び前記エピタキシャル層の主面上に絶縁
膜を形成する工程、前記各絶縁膜上に選択的に第一、第
二のゲート電極を形成する工程からなることを特徴とす
るＯＭ工Ｓ静電誘導トランジスタの製造方法。 （８）前記分離領域、及び基板と逆導電型の前記ソース
領域、ドレイン領域を、イオン注入または拡散により同
時にＶ／成することを特徴とする特許請求の範題第２項
記載のＯＭ工Ｓ静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931181A JPS5870574A (ja) | 1981-10-22 | 1981-10-22 | Ｃｍｉｓ静電誘導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931181A JPS5870574A (ja) | 1981-10-22 | 1981-10-22 | Ｃｍｉｓ静電誘導トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870574A true JPS5870574A (ja) | 1983-04-27 |
Family
ID=15884176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16931181A Pending JPS5870574A (ja) | 1981-10-22 | 1981-10-22 | Ｃｍｉｓ静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534329A2 (en) * | 1991-09-24 | 1993-03-31 | Small Power Communication Systems Research Laboratories Co., Ltd. | Notched insulation gate static induction transistor integrated circuit |
-
1981
- 1981-10-22 JP JP16931181A patent/JPS5870574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534329A2 (en) * | 1991-09-24 | 1993-03-31 | Small Power Communication Systems Research Laboratories Co., Ltd. | Notched insulation gate static induction transistor integrated circuit |
| EP0534329A3 (en) * | 1991-09-24 | 1995-10-11 | Small Power Communication Syst | Notched insulation gate static induction transistor integrated circuit |
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