JPS5866103A - 制御装置 - Google Patents
制御装置Info
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- JPS5866103A JPS5866103A JP16594681A JP16594681A JPS5866103A JP S5866103 A JPS5866103 A JP S5866103A JP 16594681 A JP16594681 A JP 16594681A JP 16594681 A JP16594681 A JP 16594681A JP S5866103 A JPS5866103 A JP S5866103A
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- JP
- Japan
- Prior art keywords
- signal
- main system
- output
- cpu
- standby
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、動作中に主系に異常が発生すると待機系に
切換えて制御を継続する冗長構成をもった制御装置に関
する。
切換えて制御を継続する冗長構成をもった制御装置に関
する。
従来１．この種の装置として第１図に示すものがあった
。第１図において、１は蒸気で駆動されるターピ 、２
はタービン１に供給する蒸気流量を制御する弁、３は弁
２の開度な検出する検出器、４．５はタービ′７１の回
転に応じて電気的なパルス信号を発生するピックアップ
、６゛はタービン１０回転数を制御する制御装置である
。
。第１図において、１は蒸気で駆動されるターピ 、２
はタービン１に供給する蒸気流量を制御する弁、３は弁
２の開度な検出する検出器、４．５はタービ′７１の回
転に応じて電気的なパルス信号を発生するピックアップ
、６゛はタービン１０回転数を制御する制御装置である
。
制御ｇｆｆｌｉ６のブロックにおいて、１，８はピック
アップ４，５のパルス信号を入力し、これからタービン
１の面転速朦を演算じてその結果を信号７’ａ、ｇａで
出力するもので、プログラ１五入出力（ＰＩＯ）からな
るスピード・チャネル、 ９．１０はスピード・チャネ
ル７．８の信号７ａ、８ａを入力した中央演算処理ユニ
ット（以下ＣＰＵという）、１１．１２はｃ ｐ ｕ
９ ｅ １０の信号９ａ。
アップ４，５のパルス信号を入力し、これからタービン
１の面転速朦を演算じてその結果を信号７’ａ、ｇａで
出力するもので、プログラ１五入出力（ＰＩＯ）からな
るスピード・チャネル、 ９．１０はスピード・チャネ
ル７．８の信号７ａ、８ａを入力した中央演算処理ユニ
ット（以下ＣＰＵという）、１１．１２はｃ ｐ ｕ
９ ｅ １０の信号９ａ。
１０ａを入力したアナログ出力（Ａ ｅ ｏ ）、１３
゜１４はアナログ出力１１．１２の信号１１ ａ 、１
２′ ａを入力したアナログ入力（ＡＩ ）で、信号１
３ａ、１４ａをｃｐｔｒｌ ０．９ｉＣ供給している。
゜１４はアナログ出力１１．１２の信号１１ ａ 、１
２′ ａを入力したアナログ入力（ＡＩ ）で、信号１
３ａ、１４ａをｃｐｔｒｌ ０．９ｉＣ供給している。
１５はアナログ出力１１．１２の信号１１ａ、１２ａの
いずれかを選択するスイッチ、１６はスイッチ１５の出
力及び検出器３の信号３８に従って弁２に駆動する駆動
回路で、第３図に示す構成をもつ。
いずれかを選択するスイッチ、１６はスイッチ１５の出
力及び検出器３の信号３８に従って弁２に駆動する駆動
回路で、第３図に示す構成をもつ。
第２図は第１図に示すＣＰＵ９の機能をブロック図で示
したものである。演算回路１１はタービン１の設定速度
を演算により求め、その結果を信号１７ａで減算器１８
に入力する。減算器１８は、スピード・チャネルＴの信
号７ａと演算回路１７の信号１７ａとの偏差を演算し、
コントローラ１９に信号１８ａで供給する。コントロー
ラ１９は減算器１８の信号１８ａから弁２の開度の設定
値を演算して信号１９ａで出力する。関数２０は弁２の
流量対リフト特性に従って信号１９ａを補正して開度設
定値としての信号９ａを出力する。関数２１は当該のＣ
ＰＵ９が待機系にあるときは主系として動作中のＣＰＵ
１０の信号１４ａを入力して関数２０の逆補正をして信
号２１ａを得、これをコントローラ１９に入力する。
したものである。演算回路１１はタービン１の設定速度
を演算により求め、その結果を信号１７ａで減算器１８
に入力する。減算器１８は、スピード・チャネルＴの信
号７ａと演算回路１７の信号１７ａとの偏差を演算し、
コントローラ１９に信号１８ａで供給する。コントロー
ラ１９は減算器１８の信号１８ａから弁２の開度の設定
値を演算して信号１９ａで出力する。関数２０は弁２の
流量対リフト特性に従って信号１９ａを補正して開度設
定値としての信号９ａを出力する。関数２１は当該のＣ
ＰＵ９が待機系にあるときは主系として動作中のＣＰＵ
１０の信号１４ａを入力して関数２０の逆補正をして信
号２１ａを得、これをコントローラ１９に入力する。
第３図は駆動回臀１６の回路構成を示すブロック図であ
る。減算器２２は、スイッチ１５−の出力と検出回路２
３の出力との偏差を演算し、これを信号２２ａでコント
ローラ２４に供給する。コントローラ２４は減算器２２
の信号２２ａから弁開閉信号を演算し、これをバッファ
２５を介して弁２に供給し、弁２を駆゛動する。弁２の
開度は検出器３により検出され、信号３ａとなって検出
（ロ）路２３に入力される。
る。減算器２２は、スイッチ１５−の出力と検出回路２
３の出力との偏差を演算し、これを信号２２ａでコント
ローラ２４に供給する。コントローラ２４は減算器２２
の信号２２ａから弁開閉信号を演算し、これをバッファ
２５を介して弁２に供給し、弁２を駆゛動する。弁２の
開度は検出器３により検出され、信号３ａとなって検出
（ロ）路２３に入力される。
次にスイッチ１５が図示の位置にあり、ＣＰＵ９が主系
として、−万〇ＰＵが待機系とした場合の動作を説明す
る。ＣＰＵ９は第２図に示した機能により、タービン１
０回転速度が演算回路１１の設定値に等しくなるように
させるための設定値を演算し、信号９ａで出力する。信
号９ａはアナログ出力１１によりアナ四グ信号の信号１
１ａに変換され、スイッチ１５濠介して駆動回路１６に
入力される。駆動回路１６はその入力に従い弁２を駆動
する。弁２の開度は検出器３により信号３ａに変換され
、検出回路２３を介して減算器２２に入力され、ここで
スイッチ１５の出力との偏差が算出される。弁２の開度
がスイッチ１５から与えられる設定値と等しくなると、
減算器２４の出力、即ち偏差が０となり、駆動回路１６
は弁２の駆動を停止する。
として、−万〇ＰＵが待機系とした場合の動作を説明す
る。ＣＰＵ９は第２図に示した機能により、タービン１
０回転速度が演算回路１１の設定値に等しくなるように
させるための設定値を演算し、信号９ａで出力する。信
号９ａはアナログ出力１１によりアナ四グ信号の信号１
１ａに変換され、スイッチ１５濠介して駆動回路１６に
入力される。駆動回路１６はその入力に従い弁２を駆動
する。弁２の開度は検出器３により信号３ａに変換され
、検出回路２３を介して減算器２２に入力され、ここで
スイッチ１５の出力との偏差が算出される。弁２の開度
がスイッチ１５から与えられる設定値と等しくなると、
減算器２４の出力、即ち偏差が０となり、駆動回路１６
は弁２の駆動を停止する。
このようにして開度が設定された弁２を介して蒸気がタ
ービン１に供給され、タービン１は供給される蒸気流量
に比例した回転をする。タービン１０回転はピックアッ
プ４，５により検出され、信号４ａ、５ａとなり、スピ
ード−チャネル７゜８に入力される。これにより、スピ
ード・チャネル７．８はタービン１０回転速度を示す信
号７ａｔ８ａを出力し、ＣＰＵ９，１０に入力する。Ｃ
ＰＵ９は、信号７ａから前述の設定値を演算し、信号９
ａで出力する。一方、ＣＰｉＪｌｏは、待機系としてア
ナログ人力１３を介して主系のアナログ出力１１の信号
１１ａを導入し、主系に対してトラッキングをする。従
って、スイッチ１５が切り換えられても量系に異常がな
い限り、制御ループの安定が保持され、いわゆるバンプ
レスの切り換えが可能となる。スイッチ１５が図示と逆
の位置であった場合の動作ｔ、スピードチャネル８．０
ＰＵ１０及びアナログ出力１２がスピードチャネル７゜
ＣＰＵ９及びアナログ出力１１と対称をなし、同一構成
であることから前述の説′明と同じようになるＯ 従来の制御装置は、以上のように構成されているので、
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
ービン１に供給され、タービン１は供給される蒸気流量
に比例した回転をする。タービン１０回転はピックアッ
プ４，５により検出され、信号４ａ、５ａとなり、スピ
ード−チャネル７゜８に入力される。これにより、スピ
ード・チャネル７．８はタービン１０回転速度を示す信
号７ａｔ８ａを出力し、ＣＰＵ９，１０に入力する。Ｃ
ＰＵ９は、信号７ａから前述の設定値を演算し、信号９
ａで出力する。一方、ＣＰｉＪｌｏは、待機系としてア
ナログ人力１３を介して主系のアナログ出力１１の信号
１１ａを導入し、主系に対してトラッキングをする。従
って、スイッチ１５が切り換えられても量系に異常がな
い限り、制御ループの安定が保持され、いわゆるバンプ
レスの切り換えが可能となる。スイッチ１５が図示と逆
の位置であった場合の動作ｔ、スピードチャネル８．０
ＰＵ１０及びアナログ出力１２がスピードチャネル７゜
ＣＰＵ９及びアナログ出力１１と対称をなし、同一構成
であることから前述の説′明と同じようになるＯ 従来の制御装置は、以上のように構成されているので、
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換が生じてもその時点では待機系が未だ正常で
あった主系にトラッキングしているようにすることによ
り、主系から待機系ヘバンプレスな切り換えができる制
御装置を提供することを目的とする。
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換が生じてもその時点では待機系が未だ正常で
あった主系にトラッキングしているようにすることによ
り、主系から待機系ヘバンプレスな切り換えができる制
御装置を提供することを目的とする。
以下、この発明の一実施例を図につ（・【説明する。第
４図はこの発明のブロック図であり、第１図と同一符号
のものは同一部分からなることを示す。第４図において
、２６はＣＰＵ９．１０の信号９ａ、１０ａを導入し、
これらと検出器３の信号３ａに従い、弁２の開度な制御
する駆動回路であり、第５図に示すように構成されて（
する。
４図はこの発明のブロック図であり、第１図と同一符号
のものは同一部分からなることを示す。第４図において
、２６はＣＰＵ９．１０の信号９ａ、１０ａを導入し、
これらと検出器３の信号３ａに従い、弁２の開度な制御
する駆動回路であり、第５図に示すように構成されて（
する。
第５図の駆動回路２６において、２Ｔは〕（ス噛インタ
ーフェイス回路で、ｃｐｕ９，１０の信号９ａ、１０ａ
をいわゆる入出力）（スを介して導入スル。２８はバス
・インターフェイス回路２７の信号２７ａをアナログ信
号に変換して信号２８ａで出力するデジタル−アナログ
変換器（以下、変換器という）、２９は信号２８ａと信
号３２ａ（後述する）を比較する“コ／ノくレータ、３
ａｈｓコンパレータ２９の信号２９ａ又は外部示ら入力
されるＭＳｍ号を選択するスイッチ、３１）言スイッチ
３０の出力が正のときはアップ・カウントし、負のとき
はダウン・カウントするアップ・ダウン・／り３１のカ
ウント出力である信号３１ａをアナログ信号に変換し−
て信号３２ａで出力するデジタル・アナログ変換器（身
重、変換器という）、３３は外部から手動要求を示す信
号ＭＲが入力されると付勢されるリレーで、付勢された
ときはスイッチ３０．３４を共に図示と逆の位、置に設
定する・スイッチ３４は変換器２８の信号２８ａ又（ま
変換器３２の信号３２ａを選択して減算器２２に供給す
る接続をもつ。
ーフェイス回路で、ｃｐｕ９，１０の信号９ａ、１０ａ
をいわゆる入出力）（スを介して導入スル。２８はバス
・インターフェイス回路２７の信号２７ａをアナログ信
号に変換して信号２８ａで出力するデジタル−アナログ
変換器（以下、変換器という）、２９は信号２８ａと信
号３２ａ（後述する）を比較する“コ／ノくレータ、３
ａｈｓコンパレータ２９の信号２９ａ又は外部示ら入力
されるＭＳｍ号を選択するスイッチ、３１）言スイッチ
３０の出力が正のときはアップ・カウントし、負のとき
はダウン・カウントするアップ・ダウン・／り３１のカ
ウント出力である信号３１ａをアナログ信号に変換し−
て信号３２ａで出力するデジタル・アナログ変換器（身
重、変換器という）、３３は外部から手動要求を示す信
号ＭＲが入力されると付勢されるリレーで、付勢された
ときはスイッチ３０．３４を共に図示と逆の位、置に設
定する・スイッチ３４は変換器２８の信号２８ａ又（ま
変換器３２の信号３２ａを選択して減算器２２に供給す
る接続をもつ。
第６図はＣ’ＰＵ９ 、１０の機能を等価な回路のブロ
ックで示したもので、入出力される信号の対応関係が一
部異なる点を除き、他は第２図と同一構成である。
ックで示したもので、入出力される信号の対応関係が一
部異なる点を除き、他は第２図と同一構成である。
次に動作について説明する。装置の動作には次の３通り
がある。
がある。
（ａ） ＣＰ Ｕ ９が主系、ＣＰＵｌ０が待機系の場
合、（ｂｌ ＣＰ Ｕ ９が待機系、ＣＰＵＩ Ｏが主
系の場合、（（Ｊ信号ＭＲが供給され、装置が手動、即
ち信号ＭＲに従って一作する場合。
合、（ｂｌ ＣＰ Ｕ ９が待機系、ＣＰＵＩ Ｏが主
系の場合、（（Ｊ信号ＭＲが供給され、装置が手動、即
ち信号ＭＲに従って一作する場合。
まず（ａ）の場合において、ＣＰＵ９）まタービン１０
回転漣度が演算回路１１の信号１７ａに等しくなるよう
にコントローラ１９から信号１９ａを出力させ、関数２
０で信号１９ａを補正して信号９ａを駆動回路２６に送
出する。この間、ＣＰＵＩＧは待機系として動作してお
り、カウンタ３１の信号３１ａをバス拳インターフェイ
ス回路２７及び関数２１を介してコントローラ１９に信
号２１ａでもって導入し、ＣＰＵ９に対してトラッキン
グをしている。
回転漣度が演算回路１１の信号１７ａに等しくなるよう
にコントローラ１９から信号１９ａを出力させ、関数２
０で信号１９ａを補正して信号９ａを駆動回路２６に送
出する。この間、ＣＰＵＩＧは待機系として動作してお
り、カウンタ３１の信号３１ａをバス拳インターフェイ
ス回路２７及び関数２１を介してコントローラ１９に信
号２１ａでもって導入し、ＣＰＵ９に対してトラッキン
グをしている。
駆動回路２６では、主系のＣＰＵ９の信号９ａが選択す
れ、バス・インターフェイス回＋１ｕｚｒ、変換器２８
及びスイッチ３４を介して減算器２２に入力される。
れ、バス・インターフェイス回＋１ｕｚｒ、変換器２８
及びスイッチ３４を介して減算器２２に入力される。
変換器２Ｂの信号２８ａはコ、ンノ（レータ２９に入力
され、変換器３２の信号３２ａと比較されるコンパ四夕
２９は、信号２８ａ＞信号°３２ａのときは信号２９ａ
を負にして力６ンタ３１をアップ−カウントさせ、その
逆のときをまカウンタ３１−をダウン・カウントさせろ
。カウンタ３１の信号３１ａは変換器３２によりアナロ
グの信号３２ａに変換され、コンノくレータ２９に入力
される。このような動作により、カウンタ３１の信号３
１ａ−４家ＣＰＵ９の信号９ａに急変することなく、あ
る時間遅れをもって追従するものとなり、）（ス・イン
ターフェイス２７を介してＣＰＵ１０に信号２７ｂで供
給される。つまり、ＣＰＵＩ （Ｎま信号２７ｂを介し
てＣＰＵＩ ＯＫ追従、即ちトラッキングする。
され、変換器３２の信号３２ａと比較されるコンパ四夕
２９は、信号２８ａ＞信号°３２ａのときは信号２９ａ
を負にして力６ンタ３１をアップ−カウントさせ、その
逆のときをまカウンタ３１−をダウン・カウントさせろ
。カウンタ３１の信号３１ａは変換器３２によりアナロ
グの信号３２ａに変換され、コンノくレータ２９に入力
される。このような動作により、カウンタ３１の信号３
１ａ−４家ＣＰＵ９の信号９ａに急変することなく、あ
る時間遅れをもって追従するものとなり、）（ス・イン
ターフェイス２７を介してＣＰＵ１０に信号２７ｂで供
給される。つまり、ＣＰＵＩ （Ｎま信号２７ｂを介し
てＣＰＵＩ ＯＫ追従、即ちトラッキングする。
（ｂ）の場合の動作は、（ａｌの場合におけるＣＰＵ９
ｓ１０の関係を逆にしたもので、前述の説明力・ら明ら
かである。
ｓ１０の関係を逆にしたもので、前述の説明力・ら明ら
かである。
（Ｃ）の場合の動作を説明する。この場合に＆言、スイ
ッチ３０．３４が図示と逆の位置となるので。
ッチ３０．３４が図示と逆の位置となるので。
ｃｐＵ９．１０の信号９ ａ ’ｔ １０ ａカー共に
遮断さ０ れる。この間１．ＣＰＵ９，１０ｔｋノ（
スーインターフエイス２Ｔから供給される信号２７ｂＫ
対してトラッキングをし、待機状態にある。カウンタ３
１′には信号ＭＳに従ってアップ又４ま夕゛ウン・カウ
ントをし、その結果の信号３１ａｂ″−変換器３２及び
スイッチ３４を介して減算器２２に入力される。
遮断さ０ れる。この間１．ＣＰＵ９，１０ｔｋノ（
スーインターフエイス２Ｔから供給される信号２７ｂＫ
対してトラッキングをし、待機状態にある。カウンタ３
１′には信号ＭＳに従ってアップ又４ま夕゛ウン・カウ
ントをし、その結果の信号３１ａｂ″−変換器３２及び
スイッチ３４を介して減算器２２に入力される。
減算器２２はスイッチ３４の出力と検出回路２３の出力
との偏差を求め、これを信号２２ａでコントローラ２４
に供給する。コントローラ２４は信号２２ａがだ口とな
るようにバッファ２５を介して弁２の開閉を制御する。
との偏差を求め、これを信号２２ａでコントローラ２４
に供給する。コントローラ２４は信号２２ａがだ口とな
るようにバッファ２５を介して弁２の開閉を制御する。
弁２の開度は検出器３により信号３ａとなり、検出回路
２３により更に信号２３ａとなる。従って、弁２の開度
は、カウンタ３１のカウントに対応したものとなり、そ
の開度に応じてタービン１が駆動される。タービン１０
回転は、検出器４，５及びスピード・チャネル７．８を
介してＣＰＵ９．１０に入力されるが、ＣＰ Ｕ−９、
１０は前述の動作をする。
２３により更に信号２３ａとなる。従って、弁２の開度
は、カウンタ３１のカウントに対応したものとなり、そ
の開度に応じてタービン１が駆動される。タービン１０
回転は、検出器４，５及びスピード・チャネル７．８を
介してＣＰＵ９．１０に入力されるが、ＣＰ Ｕ−９、
１０は前述の動作をする。
その後、スイッチ３０．３４を図示の位置に復帰させ、
かつＣＰＵ９を主系に復帰させると、ＣＰ Ｕ １ ’
０は（ａｌの場合で説明したトラッキングをする。
かつＣＰＵ９を主系に復帰させると、ＣＰ Ｕ １ ’
０は（ａｌの場合で説明したトラッキングをする。
、 なお、上−記実施例では制御装置がタービンな刺身
上のようＫこの発明によれば、待機系が主系に対して急
変することなく、ある遅れをもってトラッキングするよ
うに構成したので、主系に異常が発生してもこれが直ち
に待機系に伝播せず、主系の異常に伴って主系から待機
系に切り換えても安定な制御が容易に得られる効果があ
る。
上のようＫこの発明によれば、待機系が主系に対して急
変することなく、ある遅れをもってトラッキングするよ
うに構成したので、主系に異常が発生してもこれが直ち
に待機系に伝播せず、主系の異常に伴って主系から待機
系に切り換えても安定な制御が容易に得られる効果があ
る。
第１図は従来の制御装置のブロック図、第２図は第１図
に示す、ＣＰ Ｕの機能ブロック図、第３図は第１図に
示す駆動回路の回路図、第４図はこの発明の制＃装置の
一実施例を示すブロック図、第５図は第４図に示す駆動
回路のブロック図、第６図は第４図に示すＣＰＵの機能
ブロック図である。 １・・−タービン、２・・・弁、３，４．５・・・検出
器、６・・・制御装置、９，１０・・・ｃｐｔｙ、１５
．３０，３４・・・スイッチ、１６．２６・・・駆動回
路、３１・・・カウンタ。 なお１図中、同一符号は同一部分を示す。 代 埋 人 葛 野 信 −（ほか１名〕第 ２
図 １１に３図
に示す、ＣＰ Ｕの機能ブロック図、第３図は第１図に
示す駆動回路の回路図、第４図はこの発明の制＃装置の
一実施例を示すブロック図、第５図は第４図に示す駆動
回路のブロック図、第６図は第４図に示すＣＰＵの機能
ブロック図である。 １・・−タービン、２・・・弁、３，４．５・・・検出
器、６・・・制御装置、９，１０・・・ｃｐｔｙ、１５
．３０，３４・・・スイッチ、１６．２６・・・駆動回
路、３１・・・カウンタ。 なお１図中、同一符号は同一部分を示す。 代 埋 人 葛 野 信 −（ほか１名〕第 ２
図 １１に３図
Claims (2)
- （１）同一の所要制御機能を有する主系及び待機糸を備
え、上記主系により制御対象を制御しでいた場合に上記
主系に異常が発生したときは上記待機系に切換えて上記
制御対象の制御を継続させるようにした制御装置におい
て、上記主系の出力を所定の時間遅れをもって出力する
回路を備え、上記回路の出力を上記待機系に導入し、上
記待機系を上記主系にトラッキングさせたことを特徴と
する制御装置。 - （２）回路は主系の出力を第１人力に導入し待機系に供
給する信号を第２人力に導入したコンパレータと、上記
コンパレータの出力の極性に従ってアップ又はダウン・
カウントをして上記信号を発生するカウンタとを有する
ことを特徴とする特許請求の範囲第１項記載の制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594681A JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594681A JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866103A true JPS5866103A (ja) | 1983-04-20 |
Family
ID=15822018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594681A Pending JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866103A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138606A (ja) * | 1983-12-27 | 1985-07-23 | Mitsubishi Heavy Ind Ltd | 制御システム |
| JPS6454101U (ja) * | 1987-09-28 | 1989-04-04 | ||
| US6286550B1 (en) | 1996-10-31 | 2001-09-11 | Yamatake Corporation | Valve apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484184A (en) * | 1977-12-19 | 1979-07-04 | Hitachi Ltd | Back-up method for digital process controlling apparatus |
-
1981
- 1981-10-16 JP JP16594681A patent/JPS5866103A/ja active Pending
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