JPH01180017A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH01180017A JPH01180017A JP337988A JP337988A JPH01180017A JP H01180017 A JPH01180017 A JP H01180017A JP 337988 A JP337988 A JP 337988A JP 337988 A JP337988 A JP 337988A JP H01180017 A JPH01180017 A JP H01180017A
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- JP
- Japan
- Prior art keywords
- speed
- speed command
- internal
- load
- command
- Prior art date
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- Pending
Links
- 238000013459 approach Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、速度を制御する制御装置の負荷の改善に関
するものである。
するものである。
第３図は従来のこの種の制御装置の構成図であり２図に
おいて、（１）は速度ループ演算器、（２）は積分器、
（３）は内部速度ループ演算器、（４）はパワーアンプ
、（５）は負荷、（６）は速度指令切換スイッチ。
おいて、（１）は速度ループ演算器、（２）は積分器、
（３）は内部速度ループ演算器、（４）はパワーアンプ
、（５）は負荷、（６）は速度指令切換スイッチ。
（７）は速度指令、（８）は負荷速度、（９）は速度エ
ラー。
ラー。
αＯ）は内部速度指令、 （１１）は内部速度エラーで
ある。
ある。
次に動作について説明する。速度指令（７）が入力され
ると、速度ループ演算器（１１にて速度指令（７）を負
荷速度（８）の差、すなわち、速度エラー（１１）を演
算する。速度エラー（９）を積分器にて積分して内部速
度指令α０とし、内部速度ループ演算器（３）にて内部
速度指令０〔を負荷速度（８）の差、すなわち内部速度
エラー（１１）を演算する。内部速度エラー（１１）は
パワーアンプ（４）に送られ、負荷（５）が駆動される
。
ると、速度ループ演算器（１１にて速度指令（７）を負
荷速度（８）の差、すなわち、速度エラー（１１）を演
算する。速度エラー（９）を積分器にて積分して内部速
度指令α０とし、内部速度ループ演算器（３）にて内部
速度指令０〔を負荷速度（８）の差、すなわち内部速度
エラー（１１）を演算する。内部速度エラー（１１）は
パワーアンプ（４）に送られ、負荷（５）が駆動される
。
速度指令切換スイッチ（６）は速度エラー（９）が小さ
くなった時に入れ、制御ループの応答を速＜シ。
くなった時に入れ、制御ループの応答を速＜シ。
かつ速度エラー（９）を小さくするようにするものであ
る。したがって速度指令（７）が級に変化する時や。
る。したがって速度指令（７）が級に変化する時や。
制御ループの応答を遅くして安定に動作させる時には速
度指令切換スイッチ（６）を切にする。
度指令切換スイッチ（６）を切にする。
上記一連の動作を信号の波形として描くと第４図のよう
になる。
になる。
〔発明が解決しようとする課題〕
従来のこの種の装置は２以上のように構成されているの
で、速度指令切換スイッチ（６）が切れてから、積分器
（２）で速度指令（７）が積分されるまでの間に第４図
に示すとおり負荷速度（８）が安定しないという課題が
あった。
で、速度指令切換スイッチ（６）が切れてから、積分器
（２）で速度指令（７）が積分されるまでの間に第４図
に示すとおり負荷速度（８）が安定しないという課題が
あった。
この発明は、上記のような課題を解消するためになされ
たもので、速度指令切換スイッチ（６）を切にする時に
負荷速度（８）が安定した応答をすることができろ制御
装置を得ることを目的とする。
たもので、速度指令切換スイッチ（６）を切にする時に
負荷速度（８）が安定した応答をすることができろ制御
装置を得ることを目的とする。
この発明に係る制御装置は、積分器（２）と内部速度演
算器（３）の間に内部速度指令切換スイッチを設置し、
また内部速度指令−と負荷速度（８）の大きさを比較す
る比較器と、比較器の出力と切換スイッチオン信号とか
ら速度指令切換スイッチと内部速度指令切換スイッチの
大切のタイミングを制御する論理回路を設けるものであ
る。
算器（３）の間に内部速度指令切換スイッチを設置し、
また内部速度指令−と負荷速度（８）の大きさを比較す
る比較器と、比較器の出力と切換スイッチオン信号とか
ら速度指令切換スイッチと内部速度指令切換スイッチの
大切のタイミングを制御する論理回路を設けるものであ
る。
この発明においては、切換スイッチオン信号が切れた時
に積分器の出力すなわち内部速度指令が負荷速度に達す
るまでは内部速度演算器に入力せず、また速度指令切換
スイッチを切らずにおくので、切換スイッチオン信号が
切れても負荷速度が不安定な動作をすることがなくなる
。
に積分器の出力すなわち内部速度指令が負荷速度に達す
るまでは内部速度演算器に入力せず、また速度指令切換
スイッチを切らずにおくので、切換スイッチオン信号が
切れても負荷速度が不安定な動作をすることがなくなる
。
第１図はこの発明の一実施例を示す図であり。
図中（１）〜（１１）は従来の制御装置と同一である。
（１２）は内部速度指令切換スイッチで、 （１３）は
比較器、 （１４）は切換スイッチオン信号、 （１５
）は論理回路である。
比較器、 （１４）は切換スイッチオン信号、 （１５
）は論理回路である。
上記のように構成された制御装置において速度指令切換
スイッチ（６）が入って再び切れるまでの動作は従来の
装置と同じである。速度指令切換スイッチ（６）が切れ
た時、従来は第４図で示したように積分器（２）が速度
エラー（９）を積分していた。この発明では、速度指令
切換スイッチ（６）をオンにする切換スイッチオン信号
（１４）が入力されなくなった時。
スイッチ（６）が入って再び切れるまでの動作は従来の
装置と同じである。速度指令切換スイッチ（６）が切れ
た時、従来は第４図で示したように積分器（２）が速度
エラー（９）を積分していた。この発明では、速度指令
切換スイッチ（６）をオンにする切換スイッチオン信号
（１４）が入力されなくなった時。
論理回路（１５）を通して、まず内部速度指令切換スイ
ッチ（１２）をオフにし、速度指令切換スイッチ（６）
はオンのままにする。内部速度指令α〔は速度エラー（
９）を積分器（２）で積分することで徐々に大きくなる
。この内部速度指令−と負荷速度（８）の大きさを比較
器（１３）で比較し、大きさが等しくなったら。
ッチ（１２）をオフにし、速度指令切換スイッチ（６）
はオンのままにする。内部速度指令α〔は速度エラー（
９）を積分器（２）で積分することで徐々に大きくなる
。この内部速度指令−と負荷速度（８）の大きさを比較
器（１３）で比較し、大きさが等しくなったら。
論理回路（１５）に信号を送り、論理回路（１５）では
。
。
内部速度切換スイッチ（１２）をオン、速度指令切換ス
イッチ（６）をオフにする信号を各々出力するように動
作する。このように動作することで、内部速度ループ演
算器（３）の入力は、内部速度指令Ｏωが負荷速度（８
）に等しくなった時に内部速度指令（１０１が入り、速
度指令（７）が切れることになる。したがって切換スイ
ッチオン信号（１４）が切れた時に、内部速度エラー（
１１）が大きく変化することがなくなり。
イッチ（６）をオフにする信号を各々出力するように動
作する。このように動作することで、内部速度ループ演
算器（３）の入力は、内部速度指令Ｏωが負荷速度（８
）に等しくなった時に内部速度指令（１０１が入り、速
度指令（７）が切れることになる。したがって切換スイ
ッチオン信号（１４）が切れた時に、内部速度エラー（
１１）が大きく変化することがなくなり。
負荷速度（８）が不安定な動作をすることがない。
上記一連の動作を信号の波形として描くと第２図のよう
になる。
になる。
以上のようにこの発明によれば、切換スイッチをオフに
する時に積分器の出力が負荷速度に等しくなるまでは内
部速度指令を切換えないので。
する時に積分器の出力が負荷速度に等しくなるまでは内
部速度指令を切換えないので。
負荷速度を滑らかに変化させることができろという効果
がある。
がある。
第１図はこの発明は、の一実施例を示す制御装置の構成
図、第２図はこの発明の動作を示す波形図、第３図は従
来の制御装置の構成図、第４図は従来の制御装置の動作
を示す波形図である。 図中（１）は速度ループ演算器、（２）は積分器、（３
）ば内部速度ループ演算器、（４）はパワーアンプ、（
５）は負荷、（６）は速度指令切換スイッチ、（７）は
速度指令。 （８）は負荷速度、（９）は速度エラー、 （１ｏｔは
内部速度指令、 （１１）は内部速度エラー、 （１２
）ば内部速度指令切換スイッチ、 （１３）は比較器、
（１４）は切換スイッチオン信号、 （１５）は論理
回路である。 なお２図中同一あるいは相当部分には同一符号を付して
示しである。
図、第２図はこの発明の動作を示す波形図、第３図は従
来の制御装置の構成図、第４図は従来の制御装置の動作
を示す波形図である。 図中（１）は速度ループ演算器、（２）は積分器、（３
）ば内部速度ループ演算器、（４）はパワーアンプ、（
５）は負荷、（６）は速度指令切換スイッチ、（７）は
速度指令。 （８）は負荷速度、（９）は速度エラー、 （１ｏｔは
内部速度指令、 （１１）は内部速度エラー、 （１２
）ば内部速度指令切換スイッチ、 （１３）は比較器、
（１４）は切換スイッチオン信号、 （１５）は論理
回路である。 なお２図中同一あるいは相当部分には同一符号を付して
示しである。
Claims (1)
- 速度指令により負荷の速度を制御する制御装置において
、速度指令が入力され速度指令と負荷速度から速度ルー
プエラーを演算する速度ループ演算器と、速度ループエ
ラーを積分して内部速度指令を生成する積分器と、積分
器の出力を入切する内部速度指令切換スイッチと、速度
指令と内部速度指令の和から負荷速度を引いて内部速度
エラーを演算する内部速度ループ演算器と、内部速度エ
ラーにより負荷を駆動するパワーアンプと、速度指令と
内部速度ループ演算器に入力することを入切する速度指
令切換スイッチと、内部速度指令と負荷速度が入力され
てその大きさを比較する比較器と、比較器の出力を外部
からの切換スイッチオン信号が入力され、内部速度指令
切換スイッチと速度指令切換スイッチの動作するタイミ
ングを制御する論理回路とから構成され、切換スイッチ
オン信号が入力されなくなった時に、内部速度指令が負
荷速度の大きさに近づくまで内部速度指令を内部速度ル
ープ演算器に入力しないようにすることで負荷の速度変
動を小さくすることを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP337988A JPH01180017A (ja) | 1988-01-11 | 1988-01-11 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP337988A JPH01180017A (ja) | 1988-01-11 | 1988-01-11 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180017A true JPH01180017A (ja) | 1989-07-18 |
Family
ID=11555721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP337988A Pending JPH01180017A (ja) | 1988-01-11 | 1988-01-11 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180017A (ja) |
-
1988
- 1988-01-11 JP JP337988A patent/JPH01180017A/ja active Pending
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