JPS62119623A - リセツト信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータ等の論理制御装置に利用する初
期状態の制御信号を発生させるための回路に関する。

（従来の技術） 第４図は、従来のリセット信号発生回路の構成の一例を
示したものである。６は回路を駆動するに足る電源電圧
か否かを判定する電圧比較回路であり、その出力信号Ｆ
は、電圧比較回路６が異常電圧状態であると判定したと
きリセット状態となるようなリセット入力を持ち、リセ
ット時間を規定するための時間遅延回路７の各入力端子
にそれぞれ入力される。遅延回路７の出力Ｇは、制御回
路８及び被制御回路９それぞれにリセット信号として同
時に作用する。第５図は、第４図に示した回路の動作タ
イミングチャートである。信号Ｇが示す遅延時間Ｔは、
異常電圧状態から正常電圧状態に移り、制御回路８及び
被制御回路９が動作開始するまでのリセット時間として
作用している。

（発明が解決しようとする問題点） しかしながら、−１−記従来の回路では、第５図の（ｉ
号Ｈに示すように、信号Ｇが非リセツト状態に移っても
、制御回路８が被制御回路９へ制御動作を開始するまで
、ある時間非制御状態にある。この状態の間は、被制御
回路９の動作が不定となる、という問題があった。

本発明は、このような従来の問題点を解決するもので、
被制御回路が常に、リセット信号による制御状態か、制
御回路からの制御信号による制御状態かの何れかをとり
、不定の状態がないようにした、優れたリセット信号発
生回路を提供することを目的とする。

（問題点を解決するための手段） 本発明は、上記目的を達成するために、遅延回路の出力
信号に加え、制御回路の動作信号で被制御回路をリセッ
ト制御するように、ゲート回路を設けたものである。

（作　用） 従って本発明によれば、制御回路の動作によっても被制
御回路のリセット信号を制御することができるので、被
制御回路の不定動作を防止することができる。

（実施例） 第１図は、本発明の一実施例の構成を示したもので、■
は電圧比較回路であり、回路に供給される電源電圧と、
回路が動作可能な基準電圧とを比較して、電源電圧が動
作可能な範囲にある場合はそれを正常電圧状態とし、そ
の範囲にない場合は異常電圧状態として信号Ａを出力す
る。２は時間遅延回路であり、電圧比較回路１から出力
された信号を受けて、主としてリセット時間に相当する
遅延機能を果し、信号Ａが正常電圧状態を示すときは論
理１、異常電圧状態を示すときは論理０となる。また時
間遅延回路２は、信号Ａが異常電圧状態を示すときは常
にその信号Ａを入力して出力信号Ｂを論理０にするリセ
ット入力を持っている。

時間遅延回路２の出力信号Ｂは、制御回路３と二人力論
理積ゲート回路４の一方の入力端子に入力される。ゲー
ト回路４の他方の入力端子には制御回路３が出力する信
号Ｃが入力される。信号Ｂが論理Ｏの状態ではゲート回
路４の出力信号りも論理Ｏとなる。信号りは、被制御回
路５のリセット入力端子に入力され、信号りが論理０の
状態では、被制御回路５はリセットの状態となっている
。

制御回路３は、信号Ｂが論理０の状態ではりセット状態
となり、論理１で制御状態となる。ここで制御回路３の
動作フローを第３図に示す。信号Ｂが論理１になると、
制御回路３はまず、ゲート回路４の他方の端子に入力さ
れる論理１の信号Ｃを出力する。この信号Ｃはゲート回
路４を通して被制御回路５をリセット状態から動作状態
へ移す作用をする。次いで制御回路３は被制御回路５に
対して本来の制御動作を行なう。信号Ｂが異常電圧状態
を示す論理Ｏになると、制御回路３はリセット状態とな
る。

以上の動作タイミングを第２図に示す。

上記実施例によれば、信号Ｂが正常電圧状態を示す論理
１になっても、制御回路３が動作してその出力信号Ｃが
論理１になるまでは信号りが論理０のままであり、被制
御回路５はリセット状態を保つことができ、従来のよう
な、制御回路のリセット状態が解除されて実際に被制御
回路を制御動作するまでの間の、被制御回路が不定動作
をする可能性のある非制御状態はなくなる。

（発明の効果） ４一 本発明は、上記実施例から明らかなように、制御回路が
リセット状態から制御動作を開始するまでの間の被制御
回路の状態を、不定動作をする可能性のある非制御状態
からリセット状態にしたものであり、非制御状態での誤
動作やその他外的環境要因による不定動作？防止するこ
とができ、極めて信頼性の高い制御を行なうことができ
る利点がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路構成図、第２図は、
同回路の動作タイミングチャート、第３図は、同制御回
路のフローチャート、第４図は、従来例の回路構成図、
第５図は、同従来例の動作タイミングチャートである。 １　・・・電圧比較回路、　２・・・時間遅延回路、３
　・・・制御回路、　４　・・・二人力論理積ゲート回
路、　５　・・・被制御回路。 特許出願人　松下電器産業株式会社 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 回路を駆動するための電源電圧状態が正常か異常かを判
   定する電圧比較回路と、その判定結果を入力して正常状
   態と判定してからのリセット時間を主として規定するた
   めの時間遅延回路と、該時間遅延回路の出力を一方の入
   力端子に入力し、前記時間遅延回路の出力をリセット入
   力として被制御回路を制御する制御回路からの出力を他
   方の入力端子に入力して被制御回路に対するリセット信
   号を出力するゲート回路とからなることを特徴とするリ
   セット信号発生回路。