JPS61151702A - 調節計 - Google Patents
調節計Info
- Publication number
- JPS61151702A JPS61151702A JP27975584A JP27975584A JPS61151702A JP S61151702 A JPS61151702 A JP S61151702A JP 27975584 A JP27975584 A JP 27975584A JP 27975584 A JP27975584 A JP 27975584A JP S61151702 A JPS61151702 A JP S61151702A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- microprocessor
- analog signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B7/00—Arrangements for obtaining smooth engagement or disengagement of automatic control
- G05B7/02—Arrangements for obtaining smooth engagement or disengagement of automatic control electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサ（以下μＰと略す）を用
いた調節計に関するものである。
いた調節計に関するものである。
（従来の技術〉
第３図はμＰを用いた従来の調節計の一例を示す構成ブ
ロック図である。この装置は、プロセス信号の０．設定
値信号ｅｓｔ−比較器１１．１２．μＰ２゜Ｄ／Ａ変換
器３からなるループでＡ／Ｄ変換するとともに、変換し
たディジタル信号を利用して所定のＰＩＤ演算をμＰ２
が行ない、演算結果をＤ／Ａ変換器３によりてアナログ
信号とし、これをアナログ信号保持回路４を介して出力
するように構成されている。μＰ２が何らかの原因で故
障すると、スイッチＳＷは接点Ｍ側に接続され、故障直
前の出力信号ｅ０がアナログ信号保持回路４に保持され
る。正。
ロック図である。この装置は、プロセス信号の０．設定
値信号ｅｓｔ−比較器１１．１２．μＰ２゜Ｄ／Ａ変換
器３からなるループでＡ／Ｄ変換するとともに、変換し
たディジタル信号を利用して所定のＰＩＤ演算をμＰ２
が行ない、演算結果をＤ／Ａ変換器３によりてアナログ
信号とし、これをアナログ信号保持回路４を介して出力
するように構成されている。μＰ２が何らかの原因で故
障すると、スイッチＳＷは接点Ｍ側に接続され、故障直
前の出力信号ｅ０がアナログ信号保持回路４に保持され
る。正。
負の直流電源±Ｅ８を有した手動調節手段５は、この状
態で、スイッチＩＮＣ、ＤＥＣ全操作させることによっ
て、出力電圧ｅ。を手動調節できるようになっている。
態で、スイッチＩＮＣ、ＤＥＣ全操作させることによっ
て、出力電圧ｅ。を手動調節できるようになっている。
（発明が解決しようとする問題点）
このような構成の従来の調節計においては、μＰ２が故
障した場合、手動調節に切換えられるが、この場合、長
時間出力信号をトリアドなく保持させるためには、ドリ
フト補償回路が要求される。
障した場合、手動調節に切換えられるが、この場合、長
時間出力信号をトリアドなく保持させるためには、ドリ
フト補償回路が要求される。
本発明は、このような要求に鑑みてなされたもので、そ
の目的は、簡単な構成で手動調節状態であって、手動操
作状態にない時が長時間続くような場合でも、出力信号
にドリフトが生じない調節計を実現しようとするもので
ある。
の目的は、簡単な構成で手動調節状態であって、手動操
作状態にない時が長時間続くような場合でも、出力信号
にドリフトが生じない調節計を実現しようとするもので
ある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、マイクロプロセッ
サと、このマイクロプロセッサで演算した演算結果を入
力するデータセット機能を持ったアップダウンカウンタ
と、このアップダウンカウンタからのディジタル信号を
アナログ信号に変換するＤ／Ａ変換器と、このＤ／ＡＵ
換器の出力信号を前記マイクロプロセッサからの信号に
よって駆動されるサンプルスイッチを含む第１の系統と
、このサンプルスイッチを通らない第２の系統のいずれ
かを介して入力するアナログ信号保持回路と、このアナ
ログ信号保持回路の出力信号と前記Ｄ／Ａ変換器の出力
信号とを比較するコンパレータと、このコンパレータか
らの信号０手動調節手段からのＩＮＣ、ＤＥＣ信号、前
記マイクロプロセッサからのフェイル信号、クロック信
号を入力し前記アップダウンカウンタの計数を制御する
コントロール回路とを備え、前記マイクロプロセッサ故
障時に前記アナログ信号保持手段は前記第２の系統を介
して前記Ｄ／Ａ変換器の出力信号を入力するように構成
されている。
サと、このマイクロプロセッサで演算した演算結果を入
力するデータセット機能を持ったアップダウンカウンタ
と、このアップダウンカウンタからのディジタル信号を
アナログ信号に変換するＤ／Ａ変換器と、このＤ／ＡＵ
換器の出力信号を前記マイクロプロセッサからの信号に
よって駆動されるサンプルスイッチを含む第１の系統と
、このサンプルスイッチを通らない第２の系統のいずれ
かを介して入力するアナログ信号保持回路と、このアナ
ログ信号保持回路の出力信号と前記Ｄ／Ａ変換器の出力
信号とを比較するコンパレータと、このコンパレータか
らの信号０手動調節手段からのＩＮＣ、ＤＥＣ信号、前
記マイクロプロセッサからのフェイル信号、クロック信
号を入力し前記アップダウンカウンタの計数を制御する
コントロール回路とを備え、前記マイクロプロセッサ故
障時に前記アナログ信号保持手段は前記第２の系統を介
して前記Ｄ／Ａ変換器の出力信号を入力するように構成
されている。
（実施例）
第１図は本発明に係る調節計の一例を示す構成ブロック
図である。本発明に係る装置においては、μＰ２の出力
側にμＰ２からの演算結果のテークを入力するデータセ
ット機能を持ったアップダウンカウンタ６を設け、この
アップダウンカウンタ６をＤ／Ａ変換器３のデータレジ
スタとして用いるようにしたものである。７はアップダ
ウンカウンタ６のコントロール回路で、μＰ２から出力
されるＬＯＡＤ信号、ゲートＧ、を介して印加されるμ
Ｐ２及びウオッチドックタイマ（ＷＤＴ）７１からの７
エイル（ＦＡＩＬ）信号、クロック発振器７２からのク
ロック信号ＣＬＫ、手動調節手段５から手動操作時に出
力されるＩＮＣ、ＤＥＣ信号、及び後述するコンパレー
タ７３からの信号ＣＭＰ ｉ入力しており、これらの信
号に応じてアップダウンカウンタ６の動作を制御してい
る。 − Ｄ／Ａ変換器３の出力ｅＤは、μＰ２の出力によって駆
動されるサンプリングスイッチＳＨ，第１のスイッチｓ
ｗ１から成る第１の系路か、μＰ２の７工イル時に導通
する第２のスイッチｓｗ２及び第１のスイッチｓｗ１か
ら成る第２の系路がを介してアナログ信号保持手段４に
印加される。
図である。本発明に係る装置においては、μＰ２の出力
側にμＰ２からの演算結果のテークを入力するデータセ
ット機能を持ったアップダウンカウンタ６を設け、この
アップダウンカウンタ６をＤ／Ａ変換器３のデータレジ
スタとして用いるようにしたものである。７はアップダ
ウンカウンタ６のコントロール回路で、μＰ２から出力
されるＬＯＡＤ信号、ゲートＧ、を介して印加されるμ
Ｐ２及びウオッチドックタイマ（ＷＤＴ）７１からの７
エイル（ＦＡＩＬ）信号、クロック発振器７２からのク
ロック信号ＣＬＫ、手動調節手段５から手動操作時に出
力されるＩＮＣ、ＤＥＣ信号、及び後述するコンパレー
タ７３からの信号ＣＭＰ ｉ入力しており、これらの信
号に応じてアップダウンカウンタ６の動作を制御してい
る。 − Ｄ／Ａ変換器３の出力ｅＤは、μＰ２の出力によって駆
動されるサンプリングスイッチＳＨ，第１のスイッチｓ
ｗ１から成る第１の系路か、μＰ２の７工イル時に導通
する第２のスイッチｓｗ２及び第１のスイッチｓｗ１か
ら成る第２の系路がを介してアナログ信号保持手段４に
印加される。
コンパレータ７３は、Ｄ／Ａ変換器３の出力信号ｅＤと
、アナログ信号保持手段４の出方信号ｅ。とを入力し、
両信号の大、小関係に応じて、ハイレベル又はロウレベ
ルの信号ＣＭＰを出力する。
、アナログ信号保持手段４の出方信号ｅ。とを入力し、
両信号の大、小関係に応じて、ハイレベル又はロウレベ
ルの信号ＣＭＰを出力する。
このように構成した装置の動作を、次に自動調節状態と
、μＰ２が故障した状態（手動調節状態）とに分けて説
明する。
、μＰ２が故障した状態（手動調節状態）とに分けて説
明する。
（自動調節状態）
この状態においては、操作者等によって、第１のスイッ
チｓｗ１は接点Ａ側に、第２のスイッチｓｗ２は接点人
（開放）側にそれぞれ接続されている。μＰ２は、コン
トロール回路７に、ＬＯＡＤ信号を出力しており、コン
トロール回路７はこれによりその動作を停止している。
チｓｗ１は接点Ａ側に、第２のスイッチｓｗ２は接点人
（開放）側にそれぞれ接続されている。μＰ２は、コン
トロール回路７に、ＬＯＡＤ信号を出力しており、コン
トロール回路７はこれによりその動作を停止している。
このような自動調節状態では、μＰ２は、演算結果をデ
ータレジスタとして動作しているアップダウンカウンタ
６を介してＤ／Ａ変換器３に出力し、ここで変換された
アナログ信号・ＤをサンプルスイッチＳＨをオンとして
、アナログ信号保持手段４を介して出力する。このよう
な動作は所定周期で繰返される。これによって、更新さ
れた自動調節信号ｅ。ｔｌ−アナログ信号保持手段４の
出力端よシ連続して得ることができる。
ータレジスタとして動作しているアップダウンカウンタ
６を介してＤ／Ａ変換器３に出力し、ここで変換された
アナログ信号・ＤをサンプルスイッチＳＨをオンとして
、アナログ信号保持手段４を介して出力する。このよう
な動作は所定周期で繰返される。これによって、更新さ
れた自動調節信号ｅ。ｔｌ−アナログ信号保持手段４の
出力端よシ連続して得ることができる。
（μＰ２が故障した状態）
μＰ２が故障すると、第２図（イ）に示すようにフェイ
ル（ＦＡＩＬ）信号がコントロール回路７に印加される
とともに、第１のスイッチＳＷ１が（ロ）に示すように
接点ＭＡＮ／ＦＡＩＬ側に接続される。コントロール回
路７ｉｄ、ＦＡＩＬ信号が印加されると動作状態となる
。故障発生時点で、Ｄ／Ａ変換器３の出力ｅＤは不定で
あり、はじめに、コントロール回路７は、コンパレータ
７３からの出力信号ＣＭＰが反転するまで、即ち、Ｄ／
Ａ変換器３の出力ｅ。がアナログ信号保持手段４の出力
ｅ。に等しくなるまで、クロック信号ＣＬＫをカウンタ
６に印加させ、その計数値をアップ又はダウンさせる。
ル（ＦＡＩＬ）信号がコントロール回路７に印加される
とともに、第１のスイッチＳＷ１が（ロ）に示すように
接点ＭＡＮ／ＦＡＩＬ側に接続される。コントロール回
路７ｉｄ、ＦＡＩＬ信号が印加されると動作状態となる
。故障発生時点で、Ｄ／Ａ変換器３の出力ｅＤは不定で
あり、はじめに、コントロール回路７は、コンパレータ
７３からの出力信号ＣＭＰが反転するまで、即ち、Ｄ／
Ａ変換器３の出力ｅ。がアナログ信号保持手段４の出力
ｅ。に等しくなるまで、クロック信号ＣＬＫをカウンタ
６に印加させ、その計数値をアップ又はダウンさせる。
第２図（ホ）は、コントロール回路７のこのようなトラ
ッキング動作を行なっている期間を示す。
ッキング動作を行なっている期間を示す。
Ｄ／Ａ変換器３の出力Ｃ９が、アナログ信号保持手段４
の出力ｅ０に等しくなると、コンパレータ７３の出力Ｃ
ＭＰが第２図（ハ）に示すように反転し、この時点で、
第２のスイッチｓｗ２が第２図に）に示すように接点Ｍ
側に接続され、Ｄ／Ａ変換器３の出力電圧ｅＤが、第２
のスイッチｓｗ２を含む第２の系路を介して、アナログ
信号保持手段４に印加される。
の出力ｅ０に等しくなると、コンパレータ７３の出力Ｃ
ＭＰが第２図（ハ）に示すように反転し、この時点で、
第２のスイッチｓｗ２が第２図に）に示すように接点Ｍ
側に接続され、Ｄ／Ａ変換器３の出力電圧ｅＤが、第２
のスイッチｓｗ２を含む第２の系路を介して、アナログ
信号保持手段４に印加される。
このスイッチｓｗ２の切換ＩＩ、＠Ｄ＝＠ｏとなってい
るので、パンプレスに行なわれる。そして、このような
状態では、出力電圧ｅ。は、アップダウンカウンタ６に
保持されたディジタル信号に対応するもので、この状態
が長時間継続しても、出力電圧ｅ。
るので、パンプレスに行なわれる。そして、このような
状態では、出力電圧ｅ。は、アップダウンカウンタ６に
保持されたディジタル信号に対応するもので、この状態
が長時間継続しても、出力電圧ｅ。
にドリフトが生ずることはない。
このような状態において、手動調節手段５からｒＮｃ
、又はＤＥＣ信号をコントロール回路７に与えると、コ
ントロール回路７は、ＩＮＣ又はＤＦ、Ｃ信号に応じて
クロック信号ＣＬＫをカウンタ６に与え、その値をアッ
プ又はダウンさせる。これによって、出力信号ｅ。を手
動でｖ１４節することができる。
、又はＤＥＣ信号をコントロール回路７に与えると、コ
ントロール回路７は、ＩＮＣ又はＤＦ、Ｃ信号に応じて
クロック信号ＣＬＫをカウンタ６に与え、その値をアッ
プ又はダウンさせる。これによって、出力信号ｅ。を手
動でｖ１４節することができる。
なお、上記の実施例では、μＰ２の入力側に比較器１１
．１２を肩するものについて例示したが、これに代えて
Ａ／Ｄ変換器を用いるようにしてもよい。
．１２を肩するものについて例示したが、これに代えて
Ａ／Ｄ変換器を用いるようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、手動調節状態で
あって、手動操作状態（ＩＮＣ又はＤＥＣ信号を印加し
ている状態）にない時が長時間続いても、出力信号にド
リフトが生じない調節計が実現できる。
あって、手動操作状態（ＩＮＣ又はＤＥＣ信号を印加し
ている状態）にない時が長時間続いても、出力信号にド
リフトが生じない調節計が実現できる。
第１図は本発明に係る調節計の一例を示す構成ブロック
図、第２図はμＰ故障時における動作の一例を示す動作
波形図、第３図は従来装置の構成ブロック図である。 ２・・・μＰ ３・・・Ｄ／Ａ変換器４・・
・アナログ信号保持手段 ５・・・手動調節手段６・・
・アップダウンカウンタ ７・・°コントロール回路
図、第２図はμＰ故障時における動作の一例を示す動作
波形図、第３図は従来装置の構成ブロック図である。 ２・・・μＰ ３・・・Ｄ／Ａ変換器４・・
・アナログ信号保持手段 ５・・・手動調節手段６・・
・アップダウンカウンタ ７・・°コントロール回路
Claims (1)
- マイクロプロセッサと、このマイクロプロセッサで演算
した演算結果を入力するデータセット機能を持ったアッ
プダウンカウンタと、このアップダウンカウンタからの
ディジタル信号をアナログ信号に変換するＤ／Ａ変換器
と、このＤ／Ａ変換器の出力信号を前記マイクロプロセ
ッサからの信号によって駆動されるサンプルスイッチを
含む第１の系路とこのサンプルスイッチを通らない第２
の系路のいずれかの系路を介して入力するアナログ信号
保持回路と、このアナログ信号保持回路の出力信号と前
記Ｄ／Ａ変換器の出力信号とを比較するコンパレータと
、このコンパレータからの信号、手動調節手段からのＩ
ＮＣ、ＤＥＣ信号、前記マイクロプロセッサからのフェ
イル信号、クロック信号を入力し前記アップダウンカウ
ンタの計数を制御するコントロール回路とを備え、前記
マイクロプロセッサ故障時に前記アナログ信号保持手段
は前記第２の系統を介して前記Ｄ／Ａ変換器の出力信号
を入力するように構成されている調節計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27975584A JPS61151702A (ja) | 1984-12-25 | 1984-12-25 | 調節計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27975584A JPS61151702A (ja) | 1984-12-25 | 1984-12-25 | 調節計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61151702A true JPS61151702A (ja) | 1986-07-10 |
| JPH0565881B2 JPH0565881B2 (ja) | 1993-09-20 |
Family
ID=17615454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27975584A Granted JPS61151702A (ja) | 1984-12-25 | 1984-12-25 | 調節計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151702A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757723A (en) * | 1980-09-22 | 1982-04-07 | Toppan Printing Co Ltd | Preparation of partially colored vapor-deposited layer |
| JPS585801A (ja) * | 1981-07-02 | 1983-01-13 | Toshiba Corp | 操作端制御装置 |
| JPS58223801A (ja) * | 1982-06-23 | 1983-12-26 | Toshiba Corp | 制御装置 |
| JPS59138901U (ja) * | 1983-03-03 | 1984-09-17 | 三菱電機株式会社 | 制御装置の自動手動切換装置 |
| JPS59212901A (ja) * | 1983-05-18 | 1984-12-01 | Hitachi Ltd | 自動／手動切換回路 |
-
1984
- 1984-12-25 JP JP27975584A patent/JPS61151702A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757723A (en) * | 1980-09-22 | 1982-04-07 | Toppan Printing Co Ltd | Preparation of partially colored vapor-deposited layer |
| JPS585801A (ja) * | 1981-07-02 | 1983-01-13 | Toshiba Corp | 操作端制御装置 |
| JPS58223801A (ja) * | 1982-06-23 | 1983-12-26 | Toshiba Corp | 制御装置 |
| JPS59138901U (ja) * | 1983-03-03 | 1984-09-17 | 三菱電機株式会社 | 制御装置の自動手動切換装置 |
| JPS59212901A (ja) * | 1983-05-18 | 1984-12-01 | Hitachi Ltd | 自動／手動切換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0565881B2 (ja) | 1993-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |