JPS5860889A - デイジタル信号処理システムのシステムロツク位相の調節方法および装置 - Google Patents
デイジタル信号処理システムのシステムロツク位相の調節方法および装置Info
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- JPS5860889A JPS5860889A JP57159416A JP15941682A JPS5860889A JP S5860889 A JPS5860889 A JP S5860889A JP 57159416 A JP57159416 A JP 57159416A JP 15941682 A JP15941682 A JP 15941682A JP S5860889 A JPS5860889 A JP S5860889A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
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- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、基準信号乞食むアナログ信号(FBAS)Y
処理するディジタル信号処理システムのシステムクロッ
ク (φto )の位相?、ディ゛ジタル化さ几た基準
信号とシステムクロック(φ1゜]との間に一定の位相
関係が保たれるように、ディジタル調節Tるための方法
および装置に関する。
処理するディジタル信号処理システムのシステムクロッ
ク (φto )の位相?、ディ゛ジタル化さ几た基準
信号とシステムクロック(φ1゜]との間に一定の位相
関係が保たれるように、ディジタル調節Tるための方法
および装置に関する。
このような方法はたとえばP、ALまたはNTSC’方
式のカラーテレビにおけるディジタル色復号のの場合、
システムクロックは位相および周波数を色搬送波用波数
の整数倍に同期化さ几なければならない。なぜならば、
システムクロックでアナログFBAS (li”arb
bildaustastsynchron +信号の標
本化とディジタル化さf′Lだ標本旙のその後の処理と
が行なわれるからである。このようなディジタル信号処
理システム内でディジタル化標本値のその後の処理7行
なうためには、システムクロックから1色搬送波周波数
を有し基準信号たとえばアナログFBAS信号に含まれ
ている基準信号に灯して正確な位相を何する別のクロッ
ク信号が導き出さ几なければならない。
式のカラーテレビにおけるディジタル色復号のの場合、
システムクロックは位相および周波数を色搬送波用波数
の整数倍に同期化さ几なければならない。なぜならば、
システムクロックでアナログFBAS (li”arb
bildaustastsynchron +信号の標
本化とディジタル化さf′Lだ標本旙のその後の処理と
が行なわれるからである。このようなディジタル信号処
理システム内でディジタル化標本値のその後の処理7行
なうためには、システムクロックから1色搬送波周波数
を有し基準信号たとえばアナログFBAS信号に含まれ
ている基準信号に灯して正確な位相を何する別のクロッ
ク信号が導き出さ几なければならない。
この目的で、ドイツ連邦共和国特許出願公開第2854
236号公報から、通常の仕方で得られたF B A
S信号が公知のカラーテレビ受像機の場合のように、方
形波信号−クロック発生器として構成さルている色副搬
送波−水晶発振器?制御する方法は公知である。クロッ
ク発生器は、FBAS信号に含まれている色同期信号(
いわゆるバースト]により色副搬送波周波数の整数倍に
同期化される。こσ)方法ではアナログFBAS信号が
一万では標本化装置′lL−有てるA−D変換器に、他
方ではそれに対して並列に、FBAS信号に含まれてい
るバースト信号を同期化のために用いるアナログ位相調
節ループに与えられる。
236号公報から、通常の仕方で得られたF B A
S信号が公知のカラーテレビ受像機の場合のように、方
形波信号−クロック発生器として構成さルている色副搬
送波−水晶発振器?制御する方法は公知である。クロッ
ク発生器は、FBAS信号に含まれている色同期信号(
いわゆるバースト]により色副搬送波周波数の整数倍に
同期化される。こσ)方法ではアナログFBAS信号が
一万では標本化装置′lL−有てるA−D変換器に、他
方ではそれに対して並列に、FBAS信号に含まれてい
るバースト信号を同期化のために用いるアナログ位相調
節ループに与えられる。
この公知の方法は、ディジタル信号処理システムにおい
て所望の位相関係を保証し得ないという欠点乞有する。
て所望の位相関係を保証し得ないという欠点乞有する。
なぜならば、入力端と標本化装置との間のA−D変換器
内およびクロック発生器内で無視し得ない遅延時間が生
じ、そ几により標本化時点がずれるからである。可変遅
延1侍間素子ケ介しての等化は費用がかかり、また長期
安定性に欠ける。もう1つの欠点は、このようなアナロ
グ位相調節ループはディジタル回路と共に1つのチップ
上に、ディジタル回路に対して最適化さ几でいるテクノ
ロジーで集積さ11なければならないことである。
内およびクロック発生器内で無視し得ない遅延時間が生
じ、そ几により標本化時点がずれるからである。可変遅
延1侍間素子ケ介しての等化は費用がかかり、また長期
安定性に欠ける。もう1つの欠点は、このようなアナロ
グ位相調節ループはディジタル回路と共に1つのチップ
上に、ディジタル回路に対して最適化さ几でいるテクノ
ロジーで集積さ11なければならないことである。
本発明の目的は、アナログ信号を処理下るディジタル信
号処理システムのシステムクロックの位相?、システム
クロックとアナログ信号に含まれている基準信号の傳本
値との間に一定の位相関係が保たれるように、ディジタ
ル調節するためパの方法および装@を提供Tることであ
る。
号処理システムのシステムクロックの位相?、システム
クロックとアナログ信号に含まれている基準信号の傳本
値との間に一定の位相関係が保たれるように、ディジタ
ル調節するためパの方法および装@を提供Tることであ
る。
この目的は1本発明によれば、冒頭に記載した種類の方
法において、基準信号がアナログ基準信号の標本化によ
りディジタル化され。
法において、基準信号がアナログ基準信号の標本化によ
りディジタル化され。
ディジタル化さf′Lπ基準信号の標本値がディジタル
位相比較1酎得るために重みづけさ几、位相比較1酎が
ディジダルPLLフィルタ?介してディジタル制御可能
発振器に与えられ、そり)出力(、W号からシステムク
ロックが導き出されること?特徴とTるディジタル信号
処理システムのシステムクロックの位相のディジタル調
節方法により達成される。
位相比較1酎得るために重みづけさ几、位相比較1酎が
ディジダルPLLフィルタ?介してディジタル制御可能
発振器に与えられ、そり)出力(、W号からシステムク
ロックが導き出されること?特徴とTるディジタル信号
処理システムのシステムクロックの位相のディジタル調
節方法により達成される。
本発明による方法馨実施するために付和な装置は、基準
+g号を含むアナログ信号をシステムクロツクから導き
出されたクロックで標本化Tること′によりディジタル
化するA−D変換器が設けら几ており、A−D変換器の
出力信号を与えられるサヴプラーを介して基準信号のア
クティブ時間中に基準信号の各第n標本値を与えられて
重みづけによりディジタル化基準信号とシステムクロッ
クとの間の位相偏差を求める位相比較回路が設けら几て
おり、位相偏差を与えられ得るPLLフィルタが設けら
れておりまπPLLフィルタのディジタル出力信号によ
り制御可能な発N踏が没けられており、その出力信号か
らシステムクロックが導き出さ几得ることを特徴とする
。
+g号を含むアナログ信号をシステムクロツクから導き
出されたクロックで標本化Tること′によりディジタル
化するA−D変換器が設けら几ており、A−D変換器の
出力信号を与えられるサヴプラーを介して基準信号のア
クティブ時間中に基準信号の各第n標本値を与えられて
重みづけによりディジタル化基準信号とシステムクロッ
クとの間の位相偏差を求める位相比較回路が設けら几て
おり、位相偏差を与えられ得るPLLフィルタが設けら
れておりまπPLLフィルタのディジタル出力信号によ
り制御可能な発N踏が没けられており、その出力信号か
らシステムクロックが導き出さ几得ることを特徴とする
。
カラーテレビ受像機υ)FBAS(3号に含ずれている
バースト信号にディジタル色復号器のシステムクロック
Z同期させるための本発明による装置の実施態様では、
FB’AS(g号?I/n倍特に4倍0搬送波周波数(
システムクロック]で標本化Tることによりディジタル
化TるA−D変換器が設けられており、A−D変換器の
出力信号2与えら几るすの各第n膏本値?与えられて重
みづけによりディジタル化バースト信号とシステムクロ
ックとの間の位相偏差?求める位相比較回路が設けられ
ており、 位相偏1%/与えられ得るP L Lフィルタが設けら
れており。
バースト信号にディジタル色復号器のシステムクロック
Z同期させるための本発明による装置の実施態様では、
FB’AS(g号?I/n倍特に4倍0搬送波周波数(
システムクロック]で標本化Tることによりディジタル
化TるA−D変換器が設けられており、A−D変換器の
出力信号2与えら几るすの各第n膏本値?与えられて重
みづけによりディジタル化バースト信号とシステムクロ
ックとの間の位相偏差?求める位相比較回路が設けられ
ており、 位相偏1%/与えられ得るP L Lフィルタが設けら
れており。
またPLLフィルタのディジタル出力信号により制御可
能な発振器が設けられており、その出力信号からシステ
ムクロックが導き出され得る。
能な発振器が設けられており、その出力信号からシステ
ムクロックが導き出され得る。
パイロン))−ンを含むステレオ信号全処理するディジ
タル信号処理システムのシステムクロックの位相?、デ
ィジタル化さnたパイロットトーンとシステムクロック
との間に一定の位相関係が保たれるように、ディジタル
調節するため本発明による方法?実施Tるための装置は
、ステレオ信号ど1倍特に8倍パイロットトーン周波数
で標本化Tることによりディジタル化↑るA−D変換器
が設けられており、A−D変換器の出力信号をパイロ・
ツ))−ン周波数に対して帯域通過フィルタとして作用
するフィルタ!介して与えられるサンプラー全弁してパ
イロン))−ンの各第n標本値を与えられて重みづけに
よりディジタル化パイロットトーンとシステムクロック
との間の位相偏差?求める位相比較回路が設けられてお
り、位相偏差を与えられ得るPLLフィルタが設けら几
ており、まy;:PLLフィルタのディジタル出力信号
により制御可能な発振器が設けら几ており。
タル信号処理システムのシステムクロックの位相?、デ
ィジタル化さnたパイロットトーンとシステムクロック
との間に一定の位相関係が保たれるように、ディジタル
調節するため本発明による方法?実施Tるための装置は
、ステレオ信号ど1倍特に8倍パイロットトーン周波数
で標本化Tることによりディジタル化↑るA−D変換器
が設けられており、A−D変換器の出力信号をパイロ・
ツ))−ン周波数に対して帯域通過フィルタとして作用
するフィルタ!介して与えられるサンプラー全弁してパ
イロン))−ンの各第n標本値を与えられて重みづけに
よりディジタル化パイロットトーンとシステムクロック
との間の位相偏差?求める位相比較回路が設けられてお
り、位相偏差を与えられ得るPLLフィルタが設けら几
ており、まy;:PLLフィルタのディジタル出力信号
により制御可能な発振器が設けら几ており。
その出力信号からシステムクロックが導き出さ1得るこ
とを特徴とする 特許請求の範囲434項ないし第8項には本発明による
装置の冥施聾様が示さ几ている。
とを特徴とする 特許請求の範囲434項ないし第8項には本発明による
装置の冥施聾様が示さ几ている。
以下、1閾面により本発明を一層詳細に脱明Tる。
第1図には、たとえばドイツ連邦共和国特許出願公開@
2854236号公報から公知のデイジタノシカラー
テレビ受像機などに用いら1得るように、FBAS信号
F’RASに含まれているいわゆるバースト信号(ニエ
リカラーテレビ信号の色副搬送波周波数にクロック発生
器17Il−同期させるための装置がブロック回路図で
示されている。アナログシ゛BAS信号FBASは標本
化装Mを荷TるA−D変換器2I=与えられ、その出力
信号が本来のディジタル信号処理装置31二与えられる
。また、信4FRASは、それに含まれているバースト
信号ヲ同期化のために用いるアナログ位相調節ループ
(PLL l 4に与えられる。アナログ位相調節ルー
プ4の出力信号は、A−D変換器2に対Tる標本化クロ
ッグおよびディジタル信号処理装置3に対する必要なり
ロック?発生Tるクロック発生器1に与えられる。
2854236号公報から公知のデイジタノシカラー
テレビ受像機などに用いら1得るように、FBAS信号
F’RASに含まれているいわゆるバースト信号(ニエ
リカラーテレビ信号の色副搬送波周波数にクロック発生
器17Il−同期させるための装置がブロック回路図で
示されている。アナログシ゛BAS信号FBASは標本
化装Mを荷TるA−D変換器2I=与えられ、その出力
信号が本来のディジタル信号処理装置31二与えられる
。また、信4FRASは、それに含まれているバースト
信号ヲ同期化のために用いるアナログ位相調節ループ
(PLL l 4に与えられる。アナログ位相調節ルー
プ4の出力信号は、A−D変換器2に対Tる標本化クロ
ッグおよびディジタル信号処理装置3に対する必要なり
ロック?発生Tるクロック発生器1に与えられる。
この公知の装置は、ディジタル信号処理システムにおい
て所望の位相関係を保証し得ないという欠点を有Tる。
て所望の位相関係を保証し得ないという欠点を有Tる。
なぜならば、入力端と標本化装置との間のA−D変換器
2内およびクロック発生器1内で無視し得ない遅延時間
が伍じ、それにより標本化時点がずれるからである。入
力端とアナログ位相調節ループ4との間l二可変遅延時
間素子lτ?介しての等化は費用がかかり、また長期安
定性に欠ける。もう1・っり)欠点は、このようなアナ
ログ位相調節ループはディジタル回路と共に1つのチッ
プ上に、ディジタル回路に対して最適化されているチク
ノミジーで集積されなければならないことである。従っ
て、遅延時間がiE確に知ら几ていないことは特に欠点
である。なぜならソ。
2内およびクロック発生器1内で無視し得ない遅延時間
が伍じ、それにより標本化時点がずれるからである。入
力端とアナログ位相調節ループ4との間l二可変遅延時
間素子lτ?介しての等化は費用がかかり、また長期安
定性に欠ける。もう1・っり)欠点は、このようなアナ
ログ位相調節ループはディジタル回路と共に1つのチッ
プ上に、ディジタル回路に対して最適化されているチク
ノミジーで集積されなければならないことである。従っ
て、遅延時間がiE確に知ら几ていないことは特に欠点
である。なぜならソ。
その後のディジタル信号処理袋@3におけるカラーテレ
ビ信号の処理の定めには、A−D変換器2における信号
FBASの標本化を色副搬送波ζ二2.fL°C所定の
位相関係(たとえば位4tlO度〕で行なうことが要求
されるからである。
ビ信号の処理の定めには、A−D変換器2における信号
FBASの標本化を色副搬送波ζ二2.fL°C所定の
位相関係(たとえば位4tlO度〕で行なうことが要求
されるからである。
基準信号?含んでいるアナログ信号U)ディジタル処理
?基準信号と同期して、丁なわち基準信号とディジタル
「ヒさnた信号との間に一定の位相関係を保って行なう
必要がある際に一般に生ずる上記の欠点は、本発明によ
れば、アナログ基準信号をディジタル化し、その標本値
を重みづけして重みづけられた標本値からディジタル位
ftl比較量を形;戊し、それにエリfイジタルPLL
フィルタを有するそル自体は公知の位相調節ループを制
御「 4ることによって回避される。
?基準信号と同期して、丁なわち基準信号とディジタル
「ヒさnた信号との間に一定の位相関係を保って行なう
必要がある際に一般に生ずる上記の欠点は、本発明によ
れば、アナログ基準信号をディジタル化し、その標本値
を重みづけして重みづけられた標本値からディジタル位
ftl比較量を形;戊し、それにエリfイジタルPLL
フィルタを有するそル自体は公知の位相調節ループを制
御「 4ることによって回避される。
完全にディジタルに作動する位相゛周部回路?同期化T
るために基準信号のディジタル化されん標本値が用いら
れる実施例が第2図にブロック回路図で示されている。
るために基準信号のディジタル化されん標本値が用いら
れる実施例が第2図にブロック回路図で示されている。
最初に脱明する実施例では。
入力信号は基準信号としてバースト信号Bを含んでいる
FBAS信号であるものとTる。入力tit号FRAS
はn倍色搬送波周波数、以下に説明下る例では特に4倍
色搬送波周波敬(CCIR規格の場合1773MHz
)、 ?有するクロックφ、0により標本化され、デ
ィジタル漂本値が同じくクロックφ1゜(=Lり制御さ
れるディジタルフィルタ5に与えら几る。ディジタルフ
ィルタ5の出力信号はサンプラー6に与えらtN、こり
)サンプラーはバースト時間中Tなわちバースト信号(
バースト・ゲート・インパルスBG)が生じている時間
中にバースト信号の各第m61本ffHtこ、−C:m
=2.4,8・・・)?ディジタル位相検出器7および
PLLフィルタ8に与える。位相比較回路7はバースト
信号の標本値からその位相位@ン求める。位相比較回路
7がバースト信号の各第4標本値の振幅および楊性から
位・相偏差を求め、それがPLLフィルタ8を介してデ
ィジタル制御可能発振器9のディジタル制御量として用
いられることは有利である。システムクロックφ、。、
2定める発振器9の出力信号はりaツク発生器11=与
えらrム、このクロック発生器はシステムクロックφ電
◇およびそれ?二上問比nで分周した別のクロック信号
φnYfイジタル信号処理装置3に与える。
FBAS信号であるものとTる。入力tit号FRAS
はn倍色搬送波周波数、以下に説明下る例では特に4倍
色搬送波周波敬(CCIR規格の場合1773MHz
)、 ?有するクロックφ、0により標本化され、デ
ィジタル漂本値が同じくクロックφ1゜(=Lり制御さ
れるディジタルフィルタ5に与えら几る。ディジタルフ
ィルタ5の出力信号はサンプラー6に与えらtN、こり
)サンプラーはバースト時間中Tなわちバースト信号(
バースト・ゲート・インパルスBG)が生じている時間
中にバースト信号の各第m61本ffHtこ、−C:m
=2.4,8・・・)?ディジタル位相検出器7および
PLLフィルタ8に与える。位相比較回路7はバースト
信号の標本値からその位相位@ン求める。位相比較回路
7がバースト信号の各第4標本値の振幅および楊性から
位・相偏差を求め、それがPLLフィルタ8を介してデ
ィジタル制御可能発振器9のディジタル制御量として用
いられることは有利である。システムクロックφ、。、
2定める発振器9の出力信号はりaツク発生器11=与
えらrム、このクロック発生器はシステムクロックφ電
◇およびそれ?二上問比nで分周した別のクロック信号
φnYfイジタル信号処理装置3に与える。
ディジタルフィルタ5および位相比較回路7は多くの形
態で実現され得る。それにエリ位相調節回路はたとえば
PATJ*NTSCrn−cうな種々のカラーテレビ方
式に適合Tるよう(:+R成され得る。
態で実現され得る。それにエリ位相調節回路はたとえば
PATJ*NTSCrn−cうな種々のカラーテレビ方
式に適合Tるよう(:+R成され得る。
さらに、基準信号(バースト信号)とクロックφnとの
間の所望の位相位置(0°、45°)が定められ得る。
間の所望の位相位置(0°、45°)が定められ得る。
PAL方式に対して本発明による方aY実施するための
装置の実施例が第3図に示されている。
装置の実施例が第3図に示されている。
この場合、ディジタルフィルタ5は帯域通過フィルタ1
0およびPAT、カム(Karrrn )フィルタ1
1の直列回路から成る。帯域通過フィルタ10は伝達特
性(1−Z−’ + (コニにZ −e ”)/fA
) ’に有Tる。てなわち、帯域通過フィルタ10の出
力端で入力信号から2そ1水化周期(標本化周期=1/
fA)だけ遅らさrtた入力信号が差引かれる。帯域通
過フィルタlOはディジタル化さrL、た信号FBAS
からバースト信号および色信号全取出て役割ンする。
0およびPAT、カム(Karrrn )フィルタ1
1の直列回路から成る。帯域通過フィルタ10は伝達特
性(1−Z−’ + (コニにZ −e ”)/fA
) ’に有Tる。てなわち、帯域通過フィルタ10の出
力端で入力信号から2そ1水化周期(標本化周期=1/
fA)だけ遅らさrtた入力信号が差引かれる。帯域通
過フィルタlOはディジタル化さrL、た信号FBAS
からバースト信号および色信号全取出て役割ンする。
P A Lカムフィルタ11は伝達関数(1−Z−11
34) (ここにz=−ej6)/’ )kWTる。
34) (ここにz=−ej6)/’ )kWTる。
コノカムフィルタはPAL方式に固有の交互バースト信
号から1位相調節回路に対−r6%準点としC用いらr
する中心位相位置を形成する。
号から1位相調節回路に対−r6%準点としC用いらr
する中心位相位置を形成する。
従って、サンプラー6にはバースト信号のFυ(変AI
MされたU色差信号)成分が与えられる。ノく−スト信
号のたとえば各第4欅本値(φ40)乞位相比較回路7
に与えるサンプラー6はKとえば、一方の入力端にクロ
ックφ、。ンまた他方の入力端にバースト・ゲートイン
パルスBG′P!:与えら几るアンドゲート12の出力
信号により制御されるように構成されていてよい。
MされたU色差信号)成分が与えられる。ノく−スト信
号のたとえば各第4欅本値(φ40)乞位相比較回路7
に与えるサンプラー6はKとえば、一方の入力端にクロ
ックφ、。ンまた他方の入力端にバースト・ゲートイン
パルスBG′P!:与えら几るアンドゲート12の出力
信号により制御されるように構成されていてよい。
位相比較回路7はバースト信号のこれらの俤本値φd
l/l中心値を、行内波数fzで作動τるディジタルP
LLフィルタ8に与える。中心値φdはたとえばバース
ト信号の各第4標本値の加算にエリ求められ、バースト
・ゲート・インパルスの終了後に行内波数fZでPLT
、フィルり8に転送さし得ル。バースト信号の各第2標
本實が位相比較回路7に与えられると、第(i+2)標
本値が相補性称性で加算される場合には、改善された中
心値形成が達成さ几る。
l/l中心値を、行内波数fzで作動τるディジタルP
LLフィルタ8に与える。中心値φdはたとえばバース
ト信号の各第4標本値の加算にエリ求められ、バースト
・ゲート・インパルスの終了後に行内波数fZでPLT
、フィルり8に転送さし得ル。バースト信号の各第2標
本實が位相比較回路7に与えられると、第(i+2)標
本値が相補性称性で加算される場合には、改善された中
心値形成が達成さ几る。
行内波数fzで作動しPLLループの調節挙動?定める
ディジタルPLLフィルタ8は伝達関数を有する。ファ
クタaは、PLLループの所望の整定挙動が得られるよ
うに、またフィルタ8の入力端に叩わる位相差φdの小
さな部分は出力端に前便に通されるが大きな部分は積分
されるように選定さ几る。一定Q)ファクタaは10な
いし100、特に40ないし80の範囲で好ましくは2
のベキ数(2n〕として選定され得る。
ディジタルPLLフィルタ8は伝達関数を有する。ファ
クタaは、PLLループの所望の整定挙動が得られるよ
うに、またフィルタ8の入力端に叩わる位相差φdの小
さな部分は出力端に前便に通されるが大きな部分は積分
されるように選定さ几る。一定Q)ファクタaは10な
いし100、特に40ないし80の範囲で好ましくは2
のベキ数(2n〕として選定され得る。
フィルタ8は定とえば、入力信号が乗算器13(ファク
タa)にも第1の71O算器14にも与えら几、第1(
1)加算器]4の出カイ河号がレジスタ15に与えられ
、レジスタ15の出力信号が第1の加算器〕4の第2υ
】入力端と第2の加算器16U)一方の入力端とに与え
られ、乗算器13の出力信号が第2の0口算器16の他
方の入力端に与えられ、その出力端からフィルタ8の出
力信号が取出さ几るように構成さ几ていてよい。適当な
マルチプレクス動作が行なわれる場合には、フィルタ8
に加算器?1個しか必要としない。ファクタaが2のベ
キ数であれば、乗q器13は簡単なポジション・シフト
により実現される。
タa)にも第1の71O算器14にも与えら几、第1(
1)加算器]4の出カイ河号がレジスタ15に与えられ
、レジスタ15の出力信号が第1の加算器〕4の第2υ
】入力端と第2の加算器16U)一方の入力端とに与え
られ、乗算器13の出力信号が第2の0口算器16の他
方の入力端に与えられ、その出力端からフィルタ8の出
力信号が取出さ几るように構成さ几ていてよい。適当な
マルチプレクス動作が行なわれる場合には、フィルタ8
に加算器?1個しか必要としない。ファクタaが2のベ
キ数であれば、乗q器13は簡単なポジション・シフト
により実現される。
整定した状態ではバースト信号のそ几ぞf′t、第2の
標本値は零であり、目標位相位置からの偏差が存在第3
際には市もしくは負の誤差量φdが生じ。
標本値は零であり、目標位相位置からの偏差が存在第3
際には市もしくは負の誤差量φdが生じ。
それがPLLフィルタ8を介して積分されてディジタル
制御可能発振器9に与えられ、その出力信号であるクロ
ック信号とバースト信号との間の位泪偏差乞零にするよ
うに発振制御7行なう。ディジタル制御可能発振器9は
たとえば、フィルタ日の出力信号?電圧信号f二変換T
7)D−A変換器18と、その電圧信号により制御され
る電圧制御発振器(VCO)17とから構成さ几ていて
よい。発振器9の出力端からクロックφ。が取出され、
クロック発生器1に与えら−れる。クロックφ。からク
ロック発生器1内でクロックトライバ19によりシステ
ムクロックφ、0が、また分周器20によりシステムク
ロックφ、0の周波数の1/4 の周波数?有下るクロ
ックφ4o が発生される。
制御可能発振器9に与えられ、その出力信号であるクロ
ック信号とバースト信号との間の位泪偏差乞零にするよ
うに発振制御7行なう。ディジタル制御可能発振器9は
たとえば、フィルタ日の出力信号?電圧信号f二変換T
7)D−A変換器18と、その電圧信号により制御され
る電圧制御発振器(VCO)17とから構成さ几ていて
よい。発振器9の出力端からクロックφ。が取出され、
クロック発生器1に与えら−れる。クロックφ。からク
ロック発生器1内でクロックトライバ19によりシステ
ムクロックφ、0が、また分周器20によりシステムク
ロックφ、0の周波数の1/4 の周波数?有下るクロ
ックφ4o が発生される。
カムフィルタ11の復の回路点U(二おける)く−スト
信号Bとクロックφ4oとの間の位相関係およびバース
ト信号Bの標本化時点の位相位置(0゜、90°、18
0° 、2)a6)とが第4図に示されている。標本化
時点はバースト信号の曲線上に丸印で示さ1.ている。
信号Bとクロックφ4oとの間の位相関係およびバース
ト信号Bの標本化時点の位相位置(0゜、90°、18
0° 、2)a6)とが第4図に示されている。標本化
時点はバースト信号の曲線上に丸印で示さ1.ている。
第4図が示すように1本発明による装置に吋[る前記要
求υ)丁べてが満足される。
求υ)丁べてが満足される。
特に、その後のディジタル信号処理袋@3内でQ)FB
As信号の処理C’lπめに重要な71イジタル化標本
値間の一定の位相関係の保持および位[1位置0°での
色副搬送波の標本化を保証てることができる。
As信号の処理C’lπめに重要な71イジタル化標本
値間の一定の位相関係の保持および位[1位置0°での
色副搬送波の標本化を保証てることができる。
さらに第4図かられかるように、バースト信号の梅大ま
たは橢小で得られる標本値よりも)く−スト信号の零交
さυ)際に得られる標本値のほうが。
たは橢小で得られる標本値よりも)く−スト信号の零交
さυ)際に得られる標本値のほうが。
位相に敏感な出力晰として適している。
PAL方式のFBAS信号に含まれているバースト信号
にシステムクロックを同期させる定めの本発明による装
置のもう1つの実施例が第5図1=プロック回路図で示
さルてい、る。この実施例ではディジタルフィルタ5が
省略さ几ている。信壮FBASはA−D変換器2でディ
ジタル化され、サンプラー6乞介して位相比較回路7に
与えられる。第3図の実施例と同様に1位・相比較回路
7で求++/)7.几た位相差φdは、第3図のPLL
フィルタと同様な構成のPLLフィルタ8に与えられ、
その出力信号はたとえばII)−A変換器18およびV
CO発振器17から截るディジタル制御可能発振器9に
与えられ、この発振器はンステム′7σツク問波数φ1
0 全発生してクロック発生器1に与える。クロック発
生器1は一万ではA−D変換器2(ニジステムクロック
問波数φ1゜ン与え、他方では位相比較回路7にシステ
ムクロック周波数の1/4の周波数を有Tるクロックφ
4゜を与える。位相比較回路7はさらに、たとえばトグ
ル・フリップフロップとして構成されていてよい1:2
分周器21により行間波数fzを分間しに周波数?与え
ら几る。
にシステムクロックを同期させる定めの本発明による装
置のもう1つの実施例が第5図1=プロック回路図で示
さルてい、る。この実施例ではディジタルフィルタ5が
省略さ几ている。信壮FBASはA−D変換器2でディ
ジタル化され、サンプラー6乞介して位相比較回路7に
与えられる。第3図の実施例と同様に1位・相比較回路
7で求++/)7.几た位相差φdは、第3図のPLL
フィルタと同様な構成のPLLフィルタ8に与えられ、
その出力信号はたとえばII)−A変換器18およびV
CO発振器17から截るディジタル制御可能発振器9に
与えられ、この発振器はンステム′7σツク問波数φ1
0 全発生してクロック発生器1に与える。クロック発
生器1は一万ではA−D変換器2(ニジステムクロック
問波数φ1゜ン与え、他方では位相比較回路7にシステ
ムクロック周波数の1/4の周波数を有Tるクロックφ
4゜を与える。位相比較回路7はさらに、たとえばトグ
ル・フリップフロップとして構成されていてよい1:2
分周器21により行間波数fzを分間しに周波数?与え
ら几る。
バースト信号Bと行in −4)およびnに対す標本化
時点が第6図の曲線上に丸印で示されている。
時点が第6図の曲線上に丸印で示されている。
位相比較回路7はこの実施例では、標本値を特定のアル
ゴリズムに従ってわ0算Tる。τなわも、バースト時間
(サンプラー6閉)中にバースト信号の柳本直Bj
(こ、−にj==o、x、2・・・ )にわたる重みづ
けらf′した中心値φdがφd(行n)−Σ”BQ+に
−B1+に−B2+l(”B3+に’および φd(行n−1)=Σ(−B。+に−B1+に+B2+
に+B3+k]k=o、4.8 j−に+i i口
0,1,2.3として形成される(第6図参照)。
ゴリズムに従ってわ0算Tる。τなわも、バースト時間
(サンプラー6閉)中にバースト信号の柳本直Bj
(こ、−にj==o、x、2・・・ )にわたる重みづ
けらf′した中心値φdがφd(行n)−Σ”BQ+に
−B1+に−B2+l(”B3+に’および φd(行n−1)=Σ(−B。+に−B1+に+B2+
に+B3+k]k=o、4.8 j−に+i i口
0,1,2.3として形成される(第6図参照)。
第3図の実施例と同様に、目標位相位置では句は零1:
等しくJ)。目標位相位置からの、偏差が存在Tると、
正もしくは負U)誤差量φdが得られ、そ几がPLLフ
ィルタ8および発振49ン介して位相偏差を減少させる
。行から行への位相比較回路7G・)切換は行間波数f
zに対Tる1:2分間器(=より行なわれる。行ごとの
切換およびプラス/マイナスによる重みづけによっで、
バースト信号の中心位相位@(180°)に関して位相
調節が行なわれる。PAL方式によるバースト信号の交
互の色位相位置は位相差φdに影響?有さない。
等しくJ)。目標位相位置からの、偏差が存在Tると、
正もしくは負U)誤差量φdが得られ、そ几がPLLフ
ィルタ8および発振49ン介して位相偏差を減少させる
。行から行への位相比較回路7G・)切換は行間波数f
zに対Tる1:2分間器(=より行なわれる。行ごとの
切換およびプラス/マイナスによる重みづけによっで、
バースト信号の中心位相位@(180°)に関して位相
調節が行なわれる。PAL方式によるバースト信号の交
互の色位相位置は位相差φdに影響?有さない。
このように重みづけの切換にエリバースト信号の交互の
位相の影響をなく丁ことl二よって、noと異なる位相
位置45°におけるバースト信%Bσ)標本化の際に像
内容?定める色差成分Fυ およびFvY自動的に0°
において標本化下ることが可能になり、この′ことは
これらの信号乞そり)後に処理Tる上で望ましい。
位相の影響をなく丁ことl二よって、noと異なる位相
位置45°におけるバースト信%Bσ)標本化の際に像
内容?定める色差成分Fυ およびFvY自動的に0°
において標本化下ることが可能になり、この′ことは
これらの信号乞そり)後に処理Tる上で望ましい。
位相比較回路7におけるバースト信号標本値の本発明に
よる重みづけはたとえば、バースト信号の標本値全加算
する際に、行nでは標本値i−1,2の極性t、また行
n−1では標本値i−0゜1の極性を反転する−ことに
より行なわれ得る(i、n、1,2,3)。バーストの
位相位置に関するフリップフロップ21の初期位置はク
ロック□φ0の位相位置と同様に任意である。同期化さ
れた状態では、第6図に示されているようなバースト、
クロックφ、。、変調されπ色信号およびそれらの標本
化時点の間の位相関係が得られる。
よる重みづけはたとえば、バースト信号の標本値全加算
する際に、行nでは標本値i−1,2の極性t、また行
n−1では標本値i−0゜1の極性を反転する−ことに
より行なわれ得る(i、n、1,2,3)。バーストの
位相位置に関するフリップフロップ21の初期位置はク
ロック□φ0の位相位置と同様に任意である。同期化さ
れた状態では、第6図に示されているようなバースト、
クロックφ、。、変調されπ色信号およびそれらの標本
化時点の間の位相関係が得られる。
NTSC方式で作動するカラーテレビ受像機池水発明に
よる方法を実施するための装置の実施例が第マ図にブロ
ック回常図で示さ11.ている、l第7図の実施例は、
多くの点で、PAL方式による信号で作動Tる第3図お
よび第5四の実施例と同一である。第3図および第5図
の実施例との相違点として、A−D変換器2にょリデイ
ジタル化さf’L7:信号FBASがサンプラー6′F
!:介して差引回路23に与えられ、その出力信号が位
相比較回路7に与えられる。NTSC方式で作動するカ
ラーテレビ受像機に具備されているNTSC色補正値2
5はレジ歪スタ24に記憶され、差引回路23でバース
ト信号の標本値から差引かれる。
よる方法を実施するための装置の実施例が第マ図にブロ
ック回常図で示さ11.ている、l第7図の実施例は、
多くの点で、PAL方式による信号で作動Tる第3図お
よび第5四の実施例と同一である。第3図および第5図
の実施例との相違点として、A−D変換器2にょリデイ
ジタル化さf’L7:信号FBASがサンプラー6′F
!:介して差引回路23に与えられ、その出力信号が位
相比較回路7に与えられる。NTSC方式で作動するカ
ラーテレビ受像機に具備されているNTSC色補正値2
5はレジ歪スタ24に記憶され、差引回路23でバース
ト信号の標本値から差引かれる。
それにより、第8図に変調さyした色信号Fv k例と
して小さ几ているように、たとえば補正値零に灼しで点
Aに位置する標本化時点が点BまたはCの方向にずらさ
れ得る。
して小さ几ているように、たとえば補正値零に灼しで点
Aに位置する標本化時点が点BまたはCの方向にずらさ
れ得る。
基準信号のディジタル化さn’r:標本値?用いてディ
ジタル信号処理−装置のシステムクロックの位相をディ
ジタル調節てるための本発明(二よる方法の別の実施例
が第10図にブロック回路図で示さ几でいる。第10図
の実施例はカラーテレビ信号のディジタル処理ではなく
、ディジタルステレオ信号処理装置30における(放送
)ス戸ノオイズ号α)ディジタル処理に関てるものであ
る。ステレオ信号ハ、第9囚に示さ几ているように、た
とえば情報LL十R)(左側チャネルおよび右側チャネ
ル)に対する0ないし15 kHz の周波数帯と、
基準信号としての19 kH2のパイロットトーンPと
、情報(L−R)に対する23ないし38k)(zおよ
び38ないし53 !(H7O)周波数帯とから成って
いる。本発明による装置の目的は、パイロットトーンP
の周波数の整数倍たとえば8×191<)(z、−x5
2 kl(z 〕周波数を有Tる。、/ス位相関係で
同期させることである。この目的で、ステレオ信号St
はシステムクロックφo(7)152kHz の周波
数で標本化かつ量子化される。パイロン))−ンカ19
1(Hz の周波数に対する′ケイジタル帯塘通過フ
ィルタ31 (それ自体の設計の仕方は公知]にエリパ
イロットトーンPが分離される。そして、サンプラーC
′Pr:介してパイロットトーンPのたとえば各第8柳
本値が位相比較回路、7に与えら几、そこで重みづけに
エリ位相偏差が求めらnる。この位相偏差はディジタル
PLLフィルタ8乞介し−てディジタル制御可能発振器
9 (たとえばVCO)に与えら几る。発振器9から発
せら;rt、7;zシステムクロックφ。はクロック発
生器1に介してA−D変換器2に与えら几、またクロッ
ク発生器でに8に分周されπクロ2りφ8 (19kH
z)がサンプラーGおよびディジタルステレオ信号処理
装置30の必要な回路部分に与えられる。
ジタル信号処理−装置のシステムクロックの位相をディ
ジタル調節てるための本発明(二よる方法の別の実施例
が第10図にブロック回路図で示さ几でいる。第10図
の実施例はカラーテレビ信号のディジタル処理ではなく
、ディジタルステレオ信号処理装置30における(放送
)ス戸ノオイズ号α)ディジタル処理に関てるものであ
る。ステレオ信号ハ、第9囚に示さ几ているように、た
とえば情報LL十R)(左側チャネルおよび右側チャネ
ル)に対する0ないし15 kHz の周波数帯と、
基準信号としての19 kH2のパイロットトーンPと
、情報(L−R)に対する23ないし38k)(zおよ
び38ないし53 !(H7O)周波数帯とから成って
いる。本発明による装置の目的は、パイロットトーンP
の周波数の整数倍たとえば8×191<)(z、−x5
2 kl(z 〕周波数を有Tる。、/ス位相関係で
同期させることである。この目的で、ステレオ信号St
はシステムクロックφo(7)152kHz の周波
数で標本化かつ量子化される。パイロン))−ンカ19
1(Hz の周波数に対する′ケイジタル帯塘通過フ
ィルタ31 (それ自体の設計の仕方は公知]にエリパ
イロットトーンPが分離される。そして、サンプラーC
′Pr:介してパイロットトーンPのたとえば各第8柳
本値が位相比較回路、7に与えら几、そこで重みづけに
エリ位相偏差が求めらnる。この位相偏差はディジタル
PLLフィルタ8乞介し−てディジタル制御可能発振器
9 (たとえばVCO)に与えら几る。発振器9から発
せら;rt、7;zシステムクロックφ。はクロック発
生器1に介してA−D変換器2に与えら几、またクロッ
ク発生器でに8に分周されπクロ2りφ8 (19kH
z)がサンプラーGおよびディジタルステレオ信号処理
装置30の必要な回路部分に与えられる。
この実施例では、正弦状に振動Tる基準信号が連続的に
得られる。
得られる。
第1刃はアナログPLLを有したとえばドイツ連邦共和
国特許出願公開第2854236号公報から公知のよう
f:バースト信号によるディジタルカラーテレビ受像機
のシステムクロック発生器の同期化のために弔いら几得
茗)装置のブロック回路図。 第2図は本発明による方法を実施Tるπめの4置の一般
的な実施例のブロック回路図、第3図はFBAS信号に
含まれているバースト信号にシステムクロック?同期さ
せるたV)i/)本発明(=よる装置の特殊な実施例の
ブロック回路部、@4図は第3図の実施例においてバー
スト信号とシステムクロックとの間に生ずる位相位&y
x示T図、 第5図はF’RAS信号に含まれているバースト信号に
システムクロック乞同期させるための本発明による袈陰
り)別の実施例のブロック回路図、第6図は第5図の実
施例におけるバースト信号および色信号成分に対する目
標標本化時点を示7図。 第7図はNTSC方式による標準のF’RAS信゛培に
使用Tるべく拡張さルた、バースト信号にシステムクロ
ック乞同期させるための本発明による装置の実施例のブ
ロック回路図、 第8図はNTSC方式の色補正値に関係Tる第7図の実
施例における走査時点Q】シフト乞示T図1、第9図は
パイロットトーンに有するステレオ信号の周波数帯を示
7図。 第10図は第9図のステレオ信号のディジタル処理のた
めの装置のシステムクロックの同期化のための本発明に
よる装置の実施例のブロック回路図である。 1・・・クロック発生器、 2・・−A−D変換器。 3・・ ディジタル信号処理装置、 4・・・アナロ
グPLL、 5・・・ディジタルフィルり、 6・・
・サンプラー、 7・・・位相比較回路58・・・PL
Lフィルタ、 9・・ 発振器、 10・・・帯域通過
フィルタ、 11・・・PALカムフィルタ。 12・・・アンドゲート、 〕3・ 乗算器、 1
4゜16・・・刃口算器、 15・・・レジスタ、
17・・・電圧制御発振器、 18・・・D−A変換
器、 19・・・クロックトライバ、 20.21・
・・分周器。 23・・・差引器、 24・・・レジス≦、 25
・・・NTSC色補正値、 3o・・・ディジタルス
テレオ信号処理装置、 31・・・帯域通過フィルタ
、B・・−基準信号(バースト信号)、 FBAS・
・・FBAS(8号、 P・ ・パイロットトーン、
St・ ・ステレ第1g号、 φ0・・・シス
テムクロック。 01230123012’″、Tj
国特許出願公開第2854236号公報から公知のよう
f:バースト信号によるディジタルカラーテレビ受像機
のシステムクロック発生器の同期化のために弔いら几得
茗)装置のブロック回路図。 第2図は本発明による方法を実施Tるπめの4置の一般
的な実施例のブロック回路図、第3図はFBAS信号に
含まれているバースト信号にシステムクロック?同期さ
せるたV)i/)本発明(=よる装置の特殊な実施例の
ブロック回路部、@4図は第3図の実施例においてバー
スト信号とシステムクロックとの間に生ずる位相位&y
x示T図、 第5図はF’RAS信号に含まれているバースト信号に
システムクロック乞同期させるための本発明による袈陰
り)別の実施例のブロック回路図、第6図は第5図の実
施例におけるバースト信号および色信号成分に対する目
標標本化時点を示7図。 第7図はNTSC方式による標準のF’RAS信゛培に
使用Tるべく拡張さルた、バースト信号にシステムクロ
ック乞同期させるための本発明による装置の実施例のブ
ロック回路図、 第8図はNTSC方式の色補正値に関係Tる第7図の実
施例における走査時点Q】シフト乞示T図1、第9図は
パイロットトーンに有するステレオ信号の周波数帯を示
7図。 第10図は第9図のステレオ信号のディジタル処理のた
めの装置のシステムクロックの同期化のための本発明に
よる装置の実施例のブロック回路図である。 1・・・クロック発生器、 2・・−A−D変換器。 3・・ ディジタル信号処理装置、 4・・・アナロ
グPLL、 5・・・ディジタルフィルり、 6・・
・サンプラー、 7・・・位相比較回路58・・・PL
Lフィルタ、 9・・ 発振器、 10・・・帯域通過
フィルタ、 11・・・PALカムフィルタ。 12・・・アンドゲート、 〕3・ 乗算器、 1
4゜16・・・刃口算器、 15・・・レジスタ、
17・・・電圧制御発振器、 18・・・D−A変換
器、 19・・・クロックトライバ、 20.21・
・・分周器。 23・・・差引器、 24・・・レジス≦、 25
・・・NTSC色補正値、 3o・・・ディジタルス
テレオ信号処理装置、 31・・・帯域通過フィルタ
、B・・−基準信号(バースト信号)、 FBAS・
・・FBAS(8号、 P・ ・パイロットトーン、
St・ ・ステレ第1g号、 φ0・・・シス
テムクロック。 01230123012’″、Tj
Claims (1)
- 【特許請求の範囲】 1】 基準信号を含むアナログ信号CF’BAS)を処
理するディジタル信号処理システムのシステムクロック
(φ10 )の位相乞、ディジタル化さrLり基準信号
とシステムクロック(φ10)との間に一定の位相関係
が保たれるように、ディジタル調節するための方法にお
いて、基準信号(83がアナログ基準信号の標本化によ
りディジタル化され、 ディジタル化された基準信号の標本値がディジタル位相
比較量(φd)Y得るために重みづけされ。 位相比較@(φd)がディジタルPLLフィルタ(8)
ざ介してディジタル制御可能発振器(9]に与えられ、
その出力信号からシステムクロック(φ10)が導き出
されること全特徴とするディジタル信号処禅システムの
システムクロックの位相のディジタル調節方法。 2) 基準信号?含むアナログ信号(FRAS)’r処
理するディジタル信号処理システムのシステムクロック
(φ101 の位相を、ディジタル化された基準信
号とシステムクロック(φ101との間(=一定の位相
関係が保たれるように。 ディジタル調節するための装置において、基準信号ン含
むアナログ信号(FBA’S)乞システムクロック(φ
Io )から導き出さ几タクロックで標本化Tることに
よりディジタル化するA−D変換器【2】が設けられて
おり、A−D変換器(2〕の出力信号?与えられるサン
プラー(6)?介して基準信号のアクティブ時間中に基
準信号の各第n標本値7与えられて重みづけによりディ
ジダル化基準信号とシステムクロックとの間の位相偏差
(φd)請求める位相比較回路(7)が設けられており
、位相偏差(φd)?与えられ得るPLLフィルタ(8
)が設けられており、まxPLLフィルタ(8]のディ
ジタル出力信号により制御可能な発振器(9〕が設けら
jしており、その出力信号からシステムクロック(φ1
0)が導き出され得ること乞特徴とTるディジタル信号
処理システムのシステムクロックの位相のディジタル調
節装置。 3) カラーテレビ受像機のFBAS信号に含まれてい
るバースト信号にディジタル色復号器のシステムクロッ
ク全同期させるため、FBAS信号CFRAS l k
n倍特に4倍色搬送波周波数(システムクロックンで
標本化Tることによりディジタル化TるA−D変換器(
2]が設けられており、A−D変換器(2]の出力信号
を与えられるサンプラー(6〕を介してバースト時間中
にバースト信号CB)の各第n標本値を与えられて重み
づけによりゲイジ)との間の位相偏差(φd)v求める
位相比較回路(7]が設けられており、 位相偏差(φd)Y与えられ得るPLLフィルタ(8)
が設けられており、またP・LLフィルタ(8)のディ
ジタル出力信号により制御可能な発振器(9]が設けら
れており、その出力信号からシステムクロック(φIo
)が導き出され得ること乞特徴とする特許請求の範囲
第2項記載の装置。 4)A−D変換器(2]の出力端とサンプラー(6)と
の間に、高波通過フィルタとして作用しバースト信号の
中心位置を求めるディジタルフィルタが設けら几でいる
ことを特徴とする特許請求の範囲第2項または第3項記
載の装置。 53 PLLフィルタ(8)が比例−積分フィルタと
して構成されていることを特徴とする特許請求の範囲第
2項ないし第4項のいずれかに記載の装置。 6J PLLフィルタ(8]がフィルタ関数ここぽ二
、z’= ej”/fz、 fz−行間波数に有するこ
とン特徴とする特許請求の範囲第2項ないし第5項のい
ずれかに記載の2置。 7) 位相検出器が中心値(φd)をバースト信号の標
本値を介して第1行に対しては φd=X (”BO+j −B1+j −B2+j +
83+j)ここにj=Q、4.13. ・・・ により、また第(n−11行に対してはf:より形成す
るように構成されていること乞特徴とする特許請求の範
囲第2項ないし第6項のいずれかに記載の装置。 8)サンプラー(6)と位相比較回路(7)との間に1
色補正値(25)をバースト信号のけ本値から差引く差
引回路(23)が接続されていることン特徴とする特許
請求の範囲第2項ないし第7項のいずれかに記載の装置
。 9) パイロットトーン(P) ’!’含むステレオ信
号(8t)?c−処理するディジタルは号処理システム
のシステムクロック(φ。)の位相ン。 ディジタル化されたパイロットトーン(P)とシステム
クロック(φ0〕との間に一定の位相関係が保たルるよ
うに、ディジタル調節するための装置において、ステレ
オ信号(St)をn倍特に8倍パイロツ))−ン周波数
で深水化Tることによりディジタル化τるA−D変換器
(2)が設けられており、A−D変換器(2)の出力信
号をパイロン))−ン周波数に対して帯域通過フィルタ
として作用するフィルタ(31)i介して与えられるサ
ンプラー(6〕を介してパイロットトーン(P)の各第
m標本値Y与えられて重みづけにLリデイジタルfヒパ
イロットトーンCP+とシステムクロック(φ0)との
間の位相偏Ww求める位相比較回路(71が設けら几て
おり、位相偏差2与えられ得るPLLフィルタ (8)
が設けられており、またP L Lフィルタ(8)のデ
ィジタル出力信号により制御可能な発振器(9)が設け
られており、その出力信号からシステムクロック(φ。 )が導き出さ・れ得ることを特徴とTるディジタル信号
処理システムのシステムグロックの位相のディジタル調
節装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE31365221 | 1981-09-15 | ||
DE19813136522 DE3136522A1 (de) | 1981-09-15 | 1981-09-15 | Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5860889A true JPS5860889A (ja) | 1983-04-11 |
Family
ID=6141674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57159416A Pending JPS5860889A (ja) | 1981-09-15 | 1982-09-13 | デイジタル信号処理システムのシステムロツク位相の調節方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4527145A (ja) |
EP (1) | EP0074597B1 (ja) |
JP (1) | JPS5860889A (ja) |
AT (1) | ATE33740T1 (ja) |
DE (2) | DE3136522A1 (ja) |
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DE3136522A1 (de) | 1983-03-24 |
DE3278382D1 (en) | 1988-05-26 |
EP0074597A2 (de) | 1983-03-23 |
US4527145A (en) | 1985-07-02 |
ATE33740T1 (de) | 1988-05-15 |
EP0074597A3 (en) | 1985-05-15 |
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