JPS5858644A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS5858644A JPS5858644A JP17855081A JP17855081A JPS5858644A JP S5858644 A JPS5858644 A JP S5858644A JP 17855081 A JP17855081 A JP 17855081A JP 17855081 A JP17855081 A JP 17855081A JP S5858644 A JPS5858644 A JP S5858644A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- control
- output
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発倒は入出力制御装＃Ｋｓ？ｆｆ！データ入出力制御
方式、さらに詳しくいえば一群のシーケンシャルに配列
された入出力データに対する制御方式従来、この種の入
出力制御装置は、データ制御に関する一連のアルゴリズ
ムをマイクロプログラム制御によシ実現するのが普通で
あった。
方式、さらに詳しくいえば一群のシーケンシャルに配列
された入出力データに対する制御方式従来、この種の入
出力制御装置は、データ制御に関する一連のアルゴリズ
ムをマイクロプログラム制御によシ実現するのが普通で
あった。
第１図は従来のマイクロプログラム制御による入出力制
御装置の例である。従来の入出力制御装置は第１図に示
すように入力データ受信制御回路１、入力データバッフ
ァ２．データ処理ハードウエア３．−ｇｖイクロプ四グ
ラム格納ユニット藝、マイク−命令デコーダＴ、マイク
ロプログラムアドレス制御回路５．出力デー−送信制御
回路４．＝マント受信制御回路１１．入力データインタ
フェース８． ｆｆ１７）ｆ−タインタフエース１０．
＝ｒｖｙド入カイ／り７エース■、および記憶二ミント
１２かも構成され、データ人力処理は次のようＫして行
なわれる。
御装置の例である。従来の入出力制御装置は第１図に示
すように入力データ受信制御回路１、入力データバッフ
ァ２．データ処理ハードウエア３．−ｇｖイクロプ四グ
ラム格納ユニット藝、マイク−命令デコーダＴ、マイク
ロプログラムアドレス制御回路５．出力デー−送信制御
回路４．＝マント受信制御回路１１．入力データインタ
フェース８． ｆｆ１７）ｆ−タインタフエース１０．
＝ｒｖｙド入カイ／り７エース■、および記憶二ミント
１２かも構成され、データ人力処理は次のようＫして行
なわれる。
入力データシーケンスに先立って、コマンド人力インタ
フェースＬＡ−、コマンド受信制御回路１１によシコｉ
ンドと呼ばれる制御コードが受信される。マイタロプロ
グラムは制御コードを解読し、次に起動される入力デー
タシーケンスに対する処理モード、外部記憶ユニットア
クセスアドレス尋を処理ハードウェア３の中に設定する
。次に入力データシーケンスが起動されると入力データ
は入カデータインタフェース＠、入力データ受信制御回
路１を経て入力データパツフア２へ蓄えられる。マイタ
ロプログラムは入力データバッファよりデータを取シ出
し、先に設定された処理モードを参照しながら当該デー
タに対する処理オペレーションを処理ハードウェア３に
指示を与える。
フェースＬＡ−、コマンド受信制御回路１１によシコｉ
ンドと呼ばれる制御コードが受信される。マイタロプロ
グラムは制御コードを解読し、次に起動される入力デー
タシーケンスに対する処理モード、外部記憶ユニットア
クセスアドレス尋を処理ハードウェア３の中に設定する
。次に入力データシーケンスが起動されると入力データ
は入カデータインタフェース＠、入力データ受信制御回
路１を経て入力データパツフア２へ蓄えられる。マイタ
ロプログラムは入力データバッファよりデータを取シ出
し、先に設定された処理モードを参照しながら当該デー
タに対する処理オペレーションを処理ハードウェア３に
指示を与える。
処理ハードウェア３Ｆ！！イク四プログラムの指示にし
たがって当該データに対する処理オペレージ璽ンを実行
し、処理結果を外部配憶エエット１２へ転送し、順次記
憶する。
たがって当該データに対する処理オペレージ璽ンを実行
し、処理結果を外部配憶エエット１２へ転送し、順次記
憶する。
次にデータ出力制御動作を説明する。
データ出力制御においても入力データ処理と同様、出力
デー゛タシーケンスに先立ってコマンドシーケンスが起
動され、マイタロプログラムは本コマンドを解読して必
要な処理毫−ド、装置ユニットアクセスに対するアドレ
スを処理ハードウェアに設定する。出力データシーケン
スが起動されるとマイタロプログラムは先に設定された
処理モードを参照しながら外部記憶二ニットをアクセス
し、順次データを読出し、必要な処理オペレーションの
実行を処理ハードウェアに指示する。処理されたデータ
は出力データ送信制御回路４．出力データインタフェー
ス１０を通じてデータ出力動作が実行される。
デー゛タシーケンスに先立ってコマンドシーケンスが起
動され、マイタロプログラムは本コマンドを解読して必
要な処理毫−ド、装置ユニットアクセスに対するアドレ
スを処理ハードウェアに設定する。出力データシーケン
スが起動されるとマイタロプログラムは先に設定された
処理モードを参照しながら外部記憶二ニットをアクセス
し、順次データを読出し、必要な処理オペレーションの
実行を処理ハードウェアに指示する。処理されたデータ
は出力データ送信制御回路４．出力データインタフェー
ス１０を通じてデータ出力動作が実行される。
このようＫして一連のシーケンシャルに配列されたデー
タに対する入出力データ処理が実行される。
タに対する入出力データ処理が実行される。
しかしながらこのような入出力データ制御方式■ デー
タ入力の起動に先立ってコマンドシーケンスによシ入カ
データに対する処理モードを設定する必要があり、入力
データシーケンスとは別にコマンド入力シーケンスをサ
ポートするコｉンド入力インタフェース、コマンド受信
制御回路をハードウェアとして実現する必要があ夛、ハ
ードウェアが複ｉＩ＃七なる。
タ入力の起動に先立ってコマンドシーケンスによシ入カ
データに対する処理モードを設定する必要があり、入力
データシーケンスとは別にコマンド入力シーケンスをサ
ポートするコｉンド入力インタフェース、コマンド受信
制御回路をハードウェアとして実現する必要があ夛、ハ
ードウェアが複ｉＩ＃七なる。
■ 処理アルゴリズムを実現するマイタロプログラムは
データ処理に必要な全ての要件を満足するようにプログ
ラムされる必要があり、処理内容によっては非常に複雑
となり、品質のよいマイクロプログラムの設計製造は困
難な作業となる。
データ処理に必要な全ての要件を満足するようにプログ
ラムされる必要があり、処理内容によっては非常に複雑
となり、品質のよいマイクロプログラムの設計製造は困
難な作業となる。
Φ マイタ閘グログラムを格納する九めのハードウェア
をリードオンリーメモリ、ランダムアクセスメモリ等、
多量の高価なハードウェア素子で実現する必要がある。
をリードオンリーメモリ、ランダムアクセスメモリ等、
多量の高価なハードウェア素子で実現する必要がある。
岬の欠点があった。
本発明の目的は、処理を受ける一連の入力デーー各々に
制御ビットを付加し、本制御ビットにより轟鋏データに
対する処理オペレーションを決定する方丈をとることＫ
より、上記欠点を解決し、非常に簡潔な制御構造によ〕
前記入出力制御装置と同郷の機能を有する入出力制御装
置を提供することにある。
制御ビットを付加し、本制御ビットにより轟鋏データに
対する処理オペレーションを決定する方丈をとることＫ
より、上記欠点を解決し、非常に簡潔な制御構造によ〕
前記入出力制御装置と同郷の機能を有する入出力制御装
置を提供することにある。
前記目的を達成するために１本発明による入出力制御装
置はマイクロプログラム制御による入出力制御装置にお
いて各々のデータ基本単位に制御ビットを付加し、それ
らをシーケンシャルに配列してなるデータ群を受信する
入力データ受信制御回路と、前記受信したデータ群を蓄
積する入力データバッフ了と、前配入カデータバツファ
に蓄積されたデータ群をデータ部と制御データとに分け
て胱出すバッファ読出制御回路と、前記制御データを解
読するデコーダと、前記デコーダの出力に基づいて一連
の入力データ群に対する処理を実行する順序回路からな
る処理ハードウェアと、前記処理ハードウェアからの出
力データを送信制御する出力データ送信制御回路とで構
成しである。
置はマイクロプログラム制御による入出力制御装置にお
いて各々のデータ基本単位に制御ビットを付加し、それ
らをシーケンシャルに配列してなるデータ群を受信する
入力データ受信制御回路と、前記受信したデータ群を蓄
積する入力データバッフ了と、前配入カデータバツファ
に蓄積されたデータ群をデータ部と制御データとに分け
て胱出すバッファ読出制御回路と、前記制御データを解
読するデコーダと、前記デコーダの出力に基づいて一連
の入力データ群に対する処理を実行する順序回路からな
る処理ハードウェアと、前記処理ハードウェアからの出
力データを送信制御する出力データ送信制御回路とで構
成しである。
前記構成によれば、前述した欠点はすべて解決され、本
発明の目的は完全に達成される。
発明の目的は完全に達成される。
以下、本発明について図面を参照して詳細に説明する。
第２図は本発明による入出力制御装置の一実施例を示す
回路図である。
回路図である。
第２図において、入力データインタフェース２−は入力
データ受信制御回路２１．データバッファ書込インタフ
ェース３０を経て入力データバッファ２２へ接続される
。入力データバッファ２１はデータバッファ読出データ
レジスタ２４とデータバッファ読出制御データレジスタ
２３へ各々データバッファ読出データインタフェース３
１と、データバッファ読出制御データインタフェース３
２を経て接続される。さらに入力データバッファ２２は
バッファ制御インタフェース３７＆通じてバッファ制御
回路２８へ接続される。データバッファ読出データレジ
スタ２４はバッファ読出データレジスタインタフェース
３４を経て処理ハードウェア２６とデータバッファ続出
制御データレジスタ２３は制御データレジスタインタフ
ェース３ｓを経てデコーダ２５と接続される。処理ハー
ドウェア２６は外部紀憶二ニットインタフェース３−を
経て外部記憶＆ニット３８と接続され、さらに出力デー
タ送信インタフェースｓＳを経て出力データ送信側−回
路へ接続される。出力データ送信制御回路２７は出力デ
ータインタフェース３６を通して出力先外部装置へ“接
続される。
データ受信制御回路２１．データバッファ書込インタフ
ェース３０を経て入力データバッファ２２へ接続される
。入力データバッファ２１はデータバッファ読出データ
レジスタ２４とデータバッファ読出制御データレジスタ
２３へ各々データバッファ読出データインタフェース３
１と、データバッファ読出制御データインタフェース３
２を経て接続される。さらに入力データバッファ２２は
バッファ制御インタフェース３７＆通じてバッファ制御
回路２８へ接続される。データバッファ読出データレジ
スタ２４はバッファ読出データレジスタインタフェース
３４を経て処理ハードウェア２６とデータバッファ続出
制御データレジスタ２３は制御データレジスタインタフ
ェース３ｓを経てデコーダ２５と接続される。処理ハー
ドウェア２６は外部紀憶二ニットインタフェース３−を
経て外部記憶＆ニット３８と接続され、さらに出力デー
タ送信インタフェースｓＳを経て出力データ送信側−回
路へ接続される。出力データ送信制御回路２７は出力デ
ータインタフェース３６を通して出力先外部装置へ“接
続される。
、このよう々入出力データ処理装置において、入出力デ
ータ処理は次のように行なわれる。
ータ処理は次のように行なわれる。
入力データシーケンスが入力データインタフェース２９
を介して外部装置との間で起動されると入力データはλ
カデータ受信制御回路２１．入力データ受信インタフェ
ース３０を経て入力データバッファに蓄積される。入力
データバッファは入力データがバッファ内に蓄積された
ことが確認されると、データバッファ制御インタフェー
ス２１を介してデータレディをデータバッファ続出制御
回路２８へ通知する。データバッファ読出制御回路２ａ
Ｆｉデータレデイが通知されるとデータを入力データバ
ッファよ多胴次読出し、データ部はバッファデータイン
タフェース３１を介してデータバッファ読出データレジ
スタ２４へ、制御データはバッファ制御データインタフ
ェース３２を介してデータバッファ読出制御データレジ
スタ２３ヘセツトされる。ここで制御データレジスタ２
ｓの内容はバッファ読出制御レジスタインタフェース３
３を介してデコーダ２５によプ順次デコードされ、本デ
コード結果により処理ハードウェア２６に対して必要な
処理オペレージ曹ン指示され、本指示オペレーションに
よりバッファ読出データレジスタにセットされたデータ
が処理される。ここでは入力データに対する処理モード
の設定、入力データの記憶ユニット格納アドレスの設定
が入力データの格納に先立って行なわれた後、処理ハー
ドウェア２１ｉＦｉ設定された処理モードにしたがって
入力デー−を順次処理し、さらに配憶ユニット３８に対
して指定された格納アドレスへ処理済み入力データを転
送し、格納動作が行なわれ、入力デー−に対する一連の
入力データ処理が完結する。
を介して外部装置との間で起動されると入力データはλ
カデータ受信制御回路２１．入力データ受信インタフェ
ース３０を経て入力データバッファに蓄積される。入力
データバッファは入力データがバッファ内に蓄積された
ことが確認されると、データバッファ制御インタフェー
ス２１を介してデータレディをデータバッファ続出制御
回路２８へ通知する。データバッファ読出制御回路２ａ
Ｆｉデータレデイが通知されるとデータを入力データバ
ッファよ多胴次読出し、データ部はバッファデータイン
タフェース３１を介してデータバッファ読出データレジ
スタ２４へ、制御データはバッファ制御データインタフ
ェース３２を介してデータバッファ読出制御データレジ
スタ２３ヘセツトされる。ここで制御データレジスタ２
ｓの内容はバッファ読出制御レジスタインタフェース３
３を介してデコーダ２５によプ順次デコードされ、本デ
コード結果により処理ハードウェア２６に対して必要な
処理オペレージ曹ン指示され、本指示オペレーションに
よりバッファ読出データレジスタにセットされたデータ
が処理される。ここでは入力データに対する処理モード
の設定、入力データの記憶ユニット格納アドレスの設定
が入力データの格納に先立って行なわれた後、処理ハー
ドウェア２１ｉＦｉ設定された処理モードにしたがって
入力デー−を順次処理し、さらに配憶ユニット３８に対
して指定された格納アドレスへ処理済み入力データを転
送し、格納動作が行なわれ、入力デー−に対する一連の
入力データ処理が完結する。
次にデータ出力制御動作を説明する。
データ出力制御の場合４データ入力制御と同様にしてデ
ータバッファ読出制御データレジスタ２３に制御データ
がセットされる。制御データはデコーダ２５によりデコ
ードされ、処理ハードウェア２１１に対し処理モード、
記憶ユニットアクセスアドレスの設定を行なう。処理ハ
ードウェア２６は設定された処理モード、記憶ユニット
アクセスアト、レスにしたがって記憶ユニット３８より
データを読出し、必要な処理を実行し、処理済データを
出力データ送信インタフェース３５．出方データ送信制
御回路２７を経て出力データインタフェース３６へ送出
し、一連の出力データ処理が完了する。
ータバッファ読出制御データレジスタ２３に制御データ
がセットされる。制御データはデコーダ２５によりデコ
ードされ、処理ハードウェア２１１に対し処理モード、
記憶ユニットアクセスアドレスの設定を行なう。処理ハ
ードウェア２６は設定された処理モード、記憶ユニット
アクセスアト、レスにしたがって記憶ユニット３８より
データを読出し、必要な処理を実行し、処理済データを
出力データ送信インタフェース３５．出方データ送信制
御回路２７を経て出力データインタフェース３６へ送出
し、一連の出力データ処理が完了する。
このような入出力データ処理方式を用いることＫよプ、
複雑なマイクルプログラム制御アルゴリズムによること
なく、一連の入出力データフローの中で必要とされるデ
ータ処理が順次−行されることに０、簡易な制御構造が
実現でき条。ｆ＋。
複雑なマイクルプログラム制御アルゴリズムによること
なく、一連の入出力データフローの中で必要とされるデ
ータ処理が順次−行されることに０、簡易な制御構造が
実現でき条。ｆ＋。
このような入出力データ処理装置では劃−データにより
データ変換処理、繰り返しデータのデータ圧縮記憶によ
る記憶エニット、記憶容量の有効利用畔が処理バー−ド
ウエアに８する処理オペレーションとして制御データを
定−することで簡単に実現できる。
データ変換処理、繰り返しデータのデータ圧縮記憶によ
る記憶エニット、記憶容量の有効利用畔が処理バー−ド
ウエアに８する処理オペレーションとして制御データを
定−することで簡単に実現できる。
本発明は以上詳しく説明したように、入出力デ−夕処理
装置の簡易な制御構造が実現され、複雑なｉイクロプロ
グラム制御および高価なハードウェアを用いることのな
い入出力制御装置が実現可能であゐ。
装置の簡易な制御構造が実現され、複雑なｉイクロプロ
グラム制御および高価なハードウェアを用いることのな
い入出力制御装置が実現可能であゐ。
第１図は従来の！イクロプｐグラム制御入出力制御装置
の１０ツク図、第２図は本発明による入出力制御装置の
一実施例を示すブロック図である。 １．２１・・・入力データ受信制御回路２．２２・・拳
入カデータバッファ ３．２６・・・処理ハードウェア ４．２Ｔ・・・出力データ送信制御回路５・・・ｉイク
ロプログラムアドレス制御回路・・・＠ｉイクロプログ
ラム格納ユニットＴ・・・ｉイクｐ命令デコーダ ＄、２ｓ・・・入力データインタ７エースー・・・コマ
ンド入力インタフェース １０．３＠・・・出力データインタフェース１１・・・
コマンド受信制御回路 １２．３１１＠・・外部記憶ユニット １３・・・入カデータパッ７ア読出制御回路１４・・・
バッファ読出制御インタフェース２３・・・バッファ読
出制御データレジスタ２４・・・バッファ読出データレ
ジスタ２５−・・デコーダ ２８・・・バッファ読出制御回路 ３０・・−データバッファ書込インタフェース３１・・
・バッファー読出データインタフェース３２・・・バッ
ファ読出制御データインタフェース ３３・・・バッファ読出制御レジスタインタフェース ３４・・・バッファ読出データレジスタインタフェース ３５・・・出力データ送信インタフェース３７・拳・デ
ータバッファ制御インタフェース３９・・・記憶−ニッ
トインタフェース特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 才１図
の１０ツク図、第２図は本発明による入出力制御装置の
一実施例を示すブロック図である。 １．２１・・・入力データ受信制御回路２．２２・・拳
入カデータバッファ ３．２６・・・処理ハードウェア ４．２Ｔ・・・出力データ送信制御回路５・・・ｉイク
ロプログラムアドレス制御回路・・・＠ｉイクロプログ
ラム格納ユニットＴ・・・ｉイクｐ命令デコーダ ＄、２ｓ・・・入力データインタ７エースー・・・コマ
ンド入力インタフェース １０．３＠・・・出力データインタフェース１１・・・
コマンド受信制御回路 １２．３１１＠・・外部記憶ユニット １３・・・入カデータパッ７ア読出制御回路１４・・・
バッファ読出制御インタフェース２３・・・バッファ読
出制御データレジスタ２４・・・バッファ読出データレ
ジスタ２５−・・デコーダ ２８・・・バッファ読出制御回路 ３０・・−データバッファ書込インタフェース３１・・
・バッファー読出データインタフェース３２・・・バッ
ファ読出制御データインタフェース ３３・・・バッファ読出制御レジスタインタフェース ３４・・・バッファ読出データレジスタインタフェース ３５・・・出力データ送信インタフェース３７・拳・デ
ータバッファ制御インタフェース３９・・・記憶−ニッ
トインタフェース特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 才１図
Claims (1)
- マイクロプログラム制御による入出力制御装置において
、各々のデータ基本単位に制御ビットを付加し、それら
をシーケンシャルに配列してなるデータ群を受信する入
力データ受信制御回路と、前記受信したデータ群を蓄積
する入力データバッファと、前記入力データバッファに
蓄積され九データ群をデータ部と制御データとに分けて
読出すバッファ読出制御回路と、前記制御データを解読
するデコーダと、前記デコーダの出力に基づいて一連の
入カデータ詳に対する処理を実行する順序回路からなる
処理ハード！エアと、前記、処理ハードウェアからの出
力データを送信制御する出力データ送信制御回路とから
構成される入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17855081A JPS5858644A (ja) | 1981-11-06 | 1981-11-06 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17855081A JPS5858644A (ja) | 1981-11-06 | 1981-11-06 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858644A true JPS5858644A (ja) | 1983-04-07 |
Family
ID=16050438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17855081A Pending JPS5858644A (ja) | 1981-11-06 | 1981-11-06 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179003A (ja) * | 1988-01-11 | 1989-07-17 | Itt Corp | 光ファイバー接続装置並びに方法 |
-
1981
- 1981-11-06 JP JP17855081A patent/JPS5858644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179003A (ja) * | 1988-01-11 | 1989-07-17 | Itt Corp | 光ファイバー接続装置並びに方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4665479A (en) | Vector data processing system for indirect address instructions | |
| JPH03105789A (ja) | 半導体記憶装置 | |
| JPH0869377A (ja) | コプロセッサを使用するための電子回路及び方法 | |
| JPS5858644A (ja) | 入出力制御装置 | |
| JPH0630063B2 (ja) | マイクロプロセッサ | |
| JPS6310445B2 (ja) | ||
| JPH0224721A (ja) | プログラム制御装置 | |
| JPH0451720A (ja) | 可変長符号復号装置 | |
| JPS59220842A (ja) | デ−タ処理装置 | |
| JPH11163736A (ja) | プロセッサ | |
| JPS6286464A (ja) | 実時間動画プロセツサ | |
| JPS6130300B2 (ja) | ||
| KR950003884B1 (ko) | 퍼스컴 버스 인터페이스 회로 | |
| KR100287210B1 (ko) | 지능형 반도체 기억장치 | |
| JPS6325741A (ja) | デイジタル信号処理回路 | |
| JPH02224041A (ja) | キャッシュメモリ制御回路 | |
| JPH0365727A (ja) | マイクロプログラム格納方式 | |
| JPH0541807A (ja) | 二次元復号化装置 | |
| JPS6329295B2 (ja) | ||
| JPH01121937A (ja) | マイクロコンピュータ | |
| JPH06303439A (ja) | イメージデータ処理装置 | |
| JPS5953926A (ja) | 制御装置 | |
| JPS6291079A (ja) | フアクシミリ復号化装置 | |
| JPH0224719A (ja) | プログラム制御装置 | |
| JPH0468439A (ja) | 情報処理装置 |