JPS5855764A - プログラマブル信号解析器 - Google Patents

プログラマブル信号解析器

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JPS5855764A
JPS5855764A JP57149827A JP14982782A JPS5855764A JP S5855764 A JPS5855764 A JP S5855764A JP 57149827 A JP57149827 A JP 57149827A JP 14982782 A JP14982782 A JP 14982782A JP S5855764 A JPS5855764 A JP S5855764A
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JP
Japan
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signal
analog
signal analyzer
converting
delay
Prior art date
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JP57149827A
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English (en)
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アルバ−ト・エイ・スタ−
ジヨン・エム・ウエイツク
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Grumman Corp
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Grumman Aerospace Corp
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Publication date
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    • G01R13/22—Circuits therefor
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    • G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
    • G—PHYSICS
    • G01—MEASURING; TESTING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は高性能な信号解析器の分野、特に複素アナロ
グ波形における種々のパラメータの自動的な算定を行う
ためのプログラマブル信号解析器に関するものである。
ディジタルシステムを検査するために自動検査設備（Ａ
ＴＥ）を用いることは、すでに確立されて久しい技術で
あるが、これをアナログ信号のテストにも利用すること
が急速に普及しつつある。しかしながら、アナログ信号
のテストはアナログ信号の解釈における固有の困難性に
より、幾分複雑となる。すなわち、アナログ信号は理論
上、時間−信号振幅特性が無限に存在する。現在入手可
能な信号解析器の多くは、複素アナログ波形の種々の特
性を評価しうるものであるが、その能力は解析段階にお
けるオペレータの介入に強く依存するものである。すな
わち、オペレータは通常オシロスコープ型、ディスプレ
イを試験してマーカーを位置ぎめする手動調節を行ない
“自動“解析を実行するように輝度を変えなければなら
ない。このようなオペレータ操作は“自動“解析過程に
おける解釈又は実行の誤差を生じやすいことが明らかで
ある。
複素アナログ波形の基本パラメータ、例えば周波数、パ
ルス幅、立上がり時間、立下がり時ｔｌｉＪ、　ヘース
ライン、振幅その他を評価するための最適の信号解析器
はいくっがの基本的能力をもっている。まず、そのよう
な信号解析器はたとえば、ランプ波、パルス列等の複素
アナログ波形のための基本パラメータを自動的に評価で
きなければならない。また、測定操作を複雑にし、評価
中の基本アナログパラメータに対する解釈を不明瞭にす
るであろう見かけの要素、たとえばオーバシュート（行
きすぎ量）、プレシュート（不足量）、及びノイズ等も
除去されなければならない。
第２に、信号解析器はソフトウェアになじむ柔軟性をも
つべきである。それはたとえばＡＴＬＡＳ等の高水準言
語環境において、ＩＥＥＥ−４８８汎用インターフエイ
ス母線によって作動し、プログラムが容易であること等
である。
第３に信号解析器は自己完結型、すなわち測定されたア
ナログ信号の有意義なテストパラメータ出力を発生しか
つ表示するに必要なすべての演算能力及び決定能力を具
備すべきである。
そして最終的に、信号解析器は信頼性が高く、保守容易
でコストが低いこと、すなわちできる限り部品数の少い
単純な構成からなるべきである。
複素アナログ波形の基本パラメータを自動的に評価する
ことができるプログラマブル信号解析器は、本発明の以
前には存在しなかったものと信じられる。
したがって、本発明の一般的な目的は、前述した最適の
属性、すなわちＡＴＥに適用可能な好マシい特性を有す
るプログラマブルアナログ信号解析器を提供することで
ある。
本発明の特定の目的は複素アナログ波形の基本パラメー
タを自動的に評価することができるプログラマブル信号
解析器を提供することである。
本発明のその他の目的は以下の詳細な説明と、本発明の
実施を通じて明らかとなるであろう。
すなわち、好ましい実施例の説明及び本発明の実施にお
いて明確になるであろうすべての目的及び利益は次の特
徴を有する発明によって達せられる。この発明のプログ
ラマブル信号解析器はアナログ入力信号の振幅を正規化
するための自動範囲調整手段と、遅延手段及びディジタ
ルストア手段を有し前記正規化されたアナログ信号を遅
延手段との関連においてディジタルデータに変換しこの
ディジタルデータを前記ストア手段にストアすることが
できるＡＤ変換手段と、前記ストアされたディジタルデ
ータから前記アナログ入力信号についての選択されたパ
ラメータ値を計算するための手段及び基準タイミング手
段を有し前記自動範囲調整手段、前記遅延手段、さらに
は前記変換手段のオペレーションを前記基準タイミング
手段に関連して制御することができるマイクロプロセッ
サ手段１．並びに前記入力アナログ信号について選択さ
れたパラメータの計算値を表示するための手段を備えた
ことを特徴とするものである。
第１図を参照すると、本発明に従って構成されたプログ
ラマブルアナログ信号解析器の好ましい実施例のブロッ
クダイヤグラムが示されている。ここに示したとおり、
信号解析器は二つの独立した信号チャネルがらなってい
る。しかしながら、最も小型の信号解析器は単一の信号
チャネルからなるものとすることができる。同様に、以
下に述べる理論を用いることにより、信号チャネルの数
を使用者の必要と要求に応じて増加することもできる。
第１図に示したプログラマブル信号解析器は、自動範囲
調整サブシステム（１００）と、遅延及びトリガーサブ
システム（２００）と、基準タイミングサブシステム（
３００）と、サンプリング及びメモリーサブシステム（
４００）と、マイクロプロセラ・す及びインターフェー
スサブシステム（５００）　、並びに表示すブシステム
（６００）からなる数個の機能的サプシステムに分解す
ることができる。機能上、自動範囲調整サブシステムは
入力アナログデータを獲得してこれを処理し、サンプリ
ング及びメモリーサブシステムは時間遅延及びトリガー
サブシステムとの関連において入力アナログデータをデ
ィジタル形式に変換しかつストアするものであり、マイ
クロプロセッサ及びインターフェースサブシステムは基
準タイミングサブシステムとの関連においてこの信号解
析器のオペレーションを制御しアナログ入力信号につい
て選択されたパラメータ値を計算するものであり、さら
に表示すブシステムは前記計算された値を使用者に可視
表示するものである。
図示され、かつ以下により詳しく説明するとおり、プロ
グラマブル信号解析器は自立型マイクロプロセッサ制御
式試験装置である。すなわち、この信号解析器は種々の
アナログ波形パラメータの値を計算し、それらの値を要
求に従って主システム（図示せず）に供給することがで
きる。それはまた、入来したアナログ波形を要求に応じ
てディジタル表現（約２０００の８ビット語）すること
ができる。すべての機能は■ＥＥＥ−４８８汎用インタ
ーフェイス母線を介して遠隔的にプログムすることがで
きる。
非リアルタイムサンプリング技術はアナログ入力信号の
所望の周波数ディジタル化を達するために用いられる。
この技術はアナログ信号の反復特性を用いて波形に関す
る多数の狭アパチャーサンプルを取出すものである。あ
る瞬間においては、ただ一つの波形サンプルが取出され
るのみであるが、その後に生ずる各サンプルはそれらが
所望数獲得されるまでは、トリガー基準点より索引され
る。アナログサンプルのすべては対応するディジタルワ
ードに変換され、マイクロプロセッサによるパラメータ
評価のために、メモリー中にストアされる。
自動範囲調整サブシステムのブロック線図は、第２図に
示されている。この自動範囲調整サブシステムは、信号
解析器におけるデータ整理及び処理のために十又は−１
ボルトの窓内において入力アナログ波形の振幅を正規化
すべく用いられる。この回路は、インピーダンス整合、
ＡＣカップリング、プログラム可能な減衰（ＸＩ。
Ｘ２．　Ｘ５．　ＸＩＯ，Ｘ２０．　Ｘ５０．　Ｘ１０
０．　Ｘ２００　）　、オーバロード保護、既知電圧と
未知電圧のレベル比較、及び電圧弾引の発生のための各
機構を有するものである。
マイクロプロセッサからの自動範囲調整命令を受信する
と、入力減衰カウンタがリセット（減衰ゼロ）され、こ
の入力アナログ波形は自動範囲調整コンパレータの一方
の入力（これは入力バッファーを保護すべく用いられる
オーツくロード回路により＋３ｖでクリップ又はクラン
プされうる）に加えられ、コンパレータの他方の入力に
は＋１■基準が加えられる。アナログ人力信号は＋ＩＶ
の基準電圧と比較され、これが＋ＩＶより高ければ、こ
のコンパレータ出力がレジスタに入れられ、レジスタは
減衰器の減衰率を１カウントだけ増加させる。そしてこ
の状態はデコードされると共にＸ２リレー中に引き出さ
れる。同様な段階が繰返されるが、この減衰のステッピ
ングはアナログ入力信号の振幅がコンパレータへの入力
端子において＋１ｖより小さくなるまで行われる。この
アナログ入力の振幅が、ひとたび＋１■より小さくなる
と、コンパレータに加えられる基準電圧は一１■に切換
えられ、アナログ入力信号はこの一１■よりも負に深い
か否かを検査される。信号が一１■を越えた負の値であ
れば減衰カウンタはより大きい減衰を提供すべく、１カ
ウントだけステップさせられる。このプロセスは入力ア
ナログ信ｍＶのインクリメントにおいてステップされ、
入力波形の正負の最大部分を判定すべく比較される。こ
れらの値はストアされる。同様に、１０％、５０５ｇ及
び９０％のレベルが計算され、たとえば立上がり時間測
定などの後処理のだ・めにストアされる。
遅延及びトリガーサブシステムのブ四ツク線図は第３図
に示されている。この遅延及びトリガーサブシステムは
人力アナログ波形を抜取るタメに必要なすべてのタイミ
ング信号を提供すべく用いられる。このサブシステムは
内部又は外部トリガー人力との関連において作動する。
回路はカウンタ、レジスタ、パルス形成回路、Ｄ／Ａ　
変換器、及びコンパレータからなっている。
図面に示すとおり、サンプラーに対するトリガーは同期
化信号の発生後、特定の期間（マイクロプロセッサによ
りあらかじめ定められる）だけ提供される。この同期化
信号はアナログ入力波形に関する外部信号又はトリガー
レベルコンパレータにより内部的に発生したもののいず
れでもよい。
同期化信号とトリガーとの間の遅延時間は、サンプルカ
ウンタをもって正確な既知周波数をカウントすることに
より決定される。すなわち、カウンタ内のカウント数を
サイクル数と掛は合せたものがトリガーと同期化信号と
の間の遅延時間に等しい。図に示したサンプルカウンタ
はθ〜１９９９カウントの間でプログラム可能である。
サンプルカウンタが１９９９カウントにプログラムされ
ると、遅延トリガーは同期化トリガーの直後に現れるで
あろう。またサンプルカウンタがθカウントにプログラ
ムされると、遅延トリガーは同期化トリガー後、入力ク
ロック周期（１／ＥＲＥＱ）の１９９９倍後に現れる。
規律圧しい遅延を提供するために、サンプルカウンタは
時間ごとに一つずつ増加し、１９９９．１９９８．１９
９７、−−−−・−・−０という具合にロードされる。
このロードは自１に行われる。すなわち、これは行われ
たサンプリング数を保持するサンプルレジスタによって
提供される。このサンプル数は１９９９から差引かれ、
その差はサンプルカウンタ中にロードされる。サンプル
レジスタＯで開始し、従って１９９９−０　＝　１９９
９がサンプルカウンタ中にロードされ、次に１９９９−
１　＝　１９９８がロードされ、かくしてこのロードは
１９９９−１９９９　＝　０に達するまで行われる。
この回路はトリガーが同期化トリガーに関する既知の周
期割合（クロックの）に沿ってステップできるようにす
るものである。
遅延カウンタはサンプル）　ＩＪアガー発生に先立って
既知の遅延を生成し、これしこよりサンプルトリガーを
位置ぎめするためのスライディング窓を効果的に生ずる
ものである。図に示す遅延カウンタは６４，０００カウ
ントの容量を有する。
サンプルトリガーは単安定マルチツマイブレータによっ
て発生し、１マイクロ秒の幅を有する。
サンプルカウンタ及びレジスタは、周波数もしくは時間
間隔を測定するために、８猪デイジツトアキユムレータ
として再構成される。
基準タイミングサブシステムのブロック線図は第４図に
示されている。ここに示された通り、すべての基準タイ
ミングはＩＱＱＭＨｚの水晶発振器から引出される。こ
のＩＱＱＭＨｚの周波数ハ固定プログラマプルデイノく
イブにより、高速論理を用いて種々の周波数に分割され
る。１０ＭＨ２，Ｉ　ＭＨｚ及び、ＱＩＨｚの固定され
た出力周波数は、固定ディバイブで、まずＩＱＱＭＨ２
をｌＯで割る（÷５及び÷２）ことによって１０ＭＨｚ
とし、これを再び１０で割ることによって］ＭＨｚを得
、さらにこれを１０，０００で割ることにより０．０Ｉ
Ｈｚ　　とすることにより得ることができる。
プログラマブルクロック出力は、適当なディバイブの組
合せにより１０ナノ秒から１０秒までの範囲の周期（１
／ＦＲＥＱ）を提供するものである。実現可能な好まし
いクロック周期は１０ナノ秒、２０ナノ秒、５０ナノ秒
、１００ナノ秒、２００ナノ秒、５００ナノ秒、１マイ
クロ秒、１０マイクロ秒、１００マイクロ秒、１ミリ秒
、１０ミリ秒、１００ミリ秒、１秒及び１０秒である。
このプログラマブルク四ツクはシステム中の基準タイミ
ングとして用いられる。
サンプリング及びメモリーサブシステムのブロック線図
は、第５図に示されている。ここに示すとおり、このサ
ブシステムは加えられた入力信号を狭い窓の範囲内でサ
ンプリングし、このサンプル電圧を８ビツトＮΦ変換器
によってディジタル型に変換するのに十分な時間たけ保
持するための高速サンプリング及び保持回路を具備して
いる。サブシステムはまた、抜取った入力波形の等価デ
ィジタル値（８ピント）をストアするための高速論理回
路を含んでいる。サンプリング回路は四辺形ダイオード
ブリッジと、キャパシタと、バッファーと、寿つンタと
、制御論理及び記憶エレメントを含んでぃ〜。
図示のとおり、サンプラーは二つの分離した信号人力チ
ャネル及び一つの共通ディジタル出力を有する２チヤネ
ル装置である。いずれのチャネルにおいても、出力コン
バータピンの共通セットに対して多重化することができ
る。各チャネルは高い入力インピーダンスを有する人力
バッファーを有し、これに四辺形スイッチ、短時間スト
レージキャパシタ、及びこのキャパシタを遮断するため
の別のバッファーが順次接続されている。後者のバッフ
ァーの次には、ＦＥＴスイッチと長時間ストレージキャ
パシタとが接続される。長時間ストレージキャパシタの
後には、さらに別のバッファー増幅器が接続されて長時
間キャパシタに対する遮断を行うと共に、システムのフ
ルスケール出力を較正するゲインを提供するものである
。バッファー増幅器の出力は８ビツト・バイポーラＤ／
Ａ変換器に供給される。このＤ／Ａ変換器からの８ライ
ンディジタル出力信号はラッチ出力ボートに導かれる。
両チャネルの出力ボートは、出力ラインの共通セットに
接続される。両チャネルに共有される唯一の共通回路素
子は選択されたチャネルを読出させるためのデコーダチ
ップである。これらのチャネルがデータを放出しない時
、それらは“オフ“状態であり、開路状態として機能す
る。
微分回路は、サンプルゲート信号のリーティングエッジ
によって駆動される。この回路は四辺形ダイオードスイ
ッチをオンに転するための狭い電流パルスを発生するも
のである。。
四辺形ダイオードスイッチは、入カバソファ−の出力を
短時間ストレージキャパシタに接続するものである。こ
の接続は電流パルスの持続のためにのみ形成される。持
続時間はサンプルタイム（抜取り時間）を表すものであ
る。四辺形スイッチが“オフ“（非導通）状態に復帰す
ると、電圧は短時間ストレージキャパシタによって維持
される。この電圧は四辺形スイッチが“オン“（導通）
である時のサンプリング期間中における入力信号の振幅
に比例するものである。
Ｆ’ＥＴスイッチがサンプルゲート信号によって付勢さ
れると、サンプル電圧は長時ｔ’ｆｆＪス）Ｌ／−ジキ
ャパシタに印加される。ＦＥＴスイッチカ開いた時、長
時間ストレージキャパシタに捕捉された充電電圧は初期
抜取り電圧に比例し、バッファー増幅器の出力は抜取ら
れた値を表すＤＣ電圧となる。８ピツ）　Ｄ／Ａ変換器
は“変換命令“制御信号を受信すると、初期抜取り電圧
に比例した８ビットディジタル出力ヲ発生する。
このＤ／Ａ変換操作が完了すると、ディジタル出力は出
力ボートにラッチされる。一つのボー）（Ａ又はＢ）が
選択されるのでなければ、ボート出力ラインは開路状態
に維持される。
二つのチャネルに共通のデコーダ回路は読出されるべき
チャネルを選択するために用いられる。デコーダ回路は
チャネル選択入力カラインの制御を受ける。
マイクロプロセッサ及びインタフェイスサブシステムの
ブロック線図は第６図に示されている。ここに示すとお
り、このサブシステムはファンクション命令、式の解決
及びデータの整理を提供するための回路を含むと共に、
主システムと種々の解析器サブシステムとの間のインク
フェイスを具備している。回路はＲＡＭ、ＲＯＭ。
８０８０Ａマイクロプロセツサ、Ｉｌｏ　ボート及び制
御論理を有する。
マイクロプロセッサ制御サブシステムはＩＥＥＥ−４８
８デイジタルインタフエイス母線から命令とデータとを
受信する。ＡＳＣＩＩキャラクタストリングデータは、
誤り又は粗悪デ−タと共に受けいれられ、かつチェック
される。
次に妥当なデータが処理され、適当な時点において必要
な出力のために翻訳されたデータが特定のチャネルにロ
ードされる。信号及びフレーミンク出力（Ｓｉｇｎａｌ
　ａｎｄ　５ｙｎｃ　ｏｕｔｐｕｔｓ）は、２０の８ピ
ツト（１バイト）データボートにストアされもしくは入
れられたデータに従って発生する。
第６図において、回路は次の四つの回路網、すなわちＣ
ＰＵセット、システムバスドライバ、Ｉ　ＥＥＥ　−４
８８インタフエイス、及びメモリー回路に分けることが
できる。
ＣＰＵ−１＝ツ）はＩｎｔｅｌ　　８０８０Ａ制御プロ
セツサ、Ｉｎｔｅｌ　　８２２８　システムコントロー
ラ及びＩｎｔｅｌ　　８２２４　システムクロックから
なっている。このＣＰＵセットはすべてのシステム処理
機能を達成すると共に、システム回路のための安定なタ
イミング基準を提供するものである。システムにおける
メモリーとすべての■１０　　ボートとをアクセスする
に必要なすべてのアドレス及び制御信号は、ＣＰＵによ
って開始される。
８０８０　Ａ命令セットにおける全７８の命令はＣＰＵ
セットに取出され、かつ実行されうる。ＣＰＵセットは
マイクロプロセッサ制御サブシステムの内外で開始する
割込要求に応答することができる。さらに、ＣＰＵセッ
トはメモリー又はＩ１０ボートからの待機要求に応答す
る。これらのメモリー又はＩｌｏ　１ポートは８０８０
　Ａのサイクルタイムより遅いアクセスタイムを有する
。ＣＰＵは６個の８ビツト汎用レジスタ、アキュムレー
タ、１６ビツトプログラムカウンタ、１６ビツトスタツ
クポインタ、１６ラインアドレス母線及び８ライン双方
向性データ母線を具備している。
６個の汎用レジスタは個々にアドレスされるか、又は一
対ごとにアドレスされ、単−又は一対の正確なオペレー
タを提供するものである。１６ビツトスタツクポインタ
は、プログラムカウンタ、状態フラッグ、アキュムレー
タ、及びいくつかの又はすべての汎用レジスタの一時記
憶のためのメモリーのいずれかの部分に配置された後入
れ／先出しデータストレージエリヤをアドレスするのに
用いられ、はとんど無制限のサブルーチンテストを提供
することができる。８０８０Ａ　の全命令セットは、こ
のプログラマブル信号解析器の制御プログラムを発生す
るのに利用されうる。アキュムレータグループ命令は、
直接モード、レジスタ間接モード、及び即値アドレスモ
ードによって算術及び論理オペレーションを含むもので
ある。ムーブ、ロード及びストア命令はメモリー、アキ
ュムレータ及び汎用レジスタのいずれかの間において、
８又は１６ビツトのデータ移動を許容するものである。
これには利用可能ないずれかのアドレスモードを用いる
。飛越し、条件付飛越し、及び計算による飛越しはプロ
グラムの種々の部分への分岐を許容するものである。条
件付及び無条件呼出し、並びにサブルーチンからのリタ
ーンは、割込みオペレーションのための単バイトコール
命令（リスタート）として含まれる。アキュムレータ、
メモリー、又は６個の汎用レジスタの各々はインクリメ
ントされ又はデクリメントされうる。
インクリメント又はデクリメントの拡張はレジスタ対と
、スタックポインタを調整すべく利用される。８０８０
Ａの算術及び割込み操作能力は、スタック操作及び倍加
命令等の２倍精度オペレータを導入することにより拡張
される。８０８０Ａ−ＣＰＵ　は常にクロックパルスを
要求するダイナミックＭＯ８−ＣＰＵである。これは連
続的に作動し、Ｉ−ｎｔｅｌ　　５２２４システムクロ
ック発生器によって定まる速度で命令を取出し、デコー
ドしかつ実行するものである。このクロックは８０８０
Ａのための安定なりリスタル制御による２相タイミング
入力を提供するものである。
それはまた、ＣＰＵ　のための同期リセット信号及びレ
ディー（作動可能）信号を発生すべく用いられるＴＴＬ
　　レベルにおいて二つの出力を発生するものである。
本質的に非同期入力である！レディー“及び′リセット
“入力は８２２４チツプ内でシステムタイミングと同期
され、ＣＰＵに必要な入力を提供するものである。ＣＰ
Ｕセットのすべての処理アクティビティ−はこの二つの
クロック信号の周期に関連する。８２２８システムコン
トローラは、８０８０ＡをシステムＲＡＭ。
ＲＯＭ、及びＩ１０ボートと直接接続するに必要なすべ
ての信号を発生するものである。８２２８システムコン
トローラはまた８０８０　Ａデータ母線をシステム母線
から分離する。８２２８はさらに８０８０　Ａによる割
込承認に応答して多重バイト命令が使用できるようにす
るための正確な制御信号を発生するものである。
ＣＰＵセットのすべてのアドレス、データ及び制御出力
に対しては、３状態ハイパワーシステムバスドライバが
配置される。
ＩＥＥＥ−４８８パスインタフエイス（ＧＰ　Ｉ　Ｂ　
）回路は二つのＩｎｔｅｌ　８２５５プログラマブル周
辺インタフェイスマイクロ回路と、モートローラＭＣ８
４４１及びモートローラＭＣ８４４０ＧＰＩＢバスイン
タフェイスマイクロ回路と、優先割込ミチ７７’セフ　
）　（Ｉｎｔｅｌ　　８２１４及びＩｎｔｅ１８２１２
　）並びに他の常套的なフリップフロップ、ゲート及び
デコーダからなっている。ＧＰＩＢ回路はこのＧＰ　Ｉ
　Ｂにおいて必要なすべての初期高速ハンドシェイク（
初期応答）信号を提供するものである。それはＧＰＩＢ
システムにおいて作動するに必要なドライブ能力と、妥
当な入力インピーダンスとを提供する。命令データ、Ｉ
ＦＣ割込みに対する高速応答は、命令フリップフロップ
ＵＬデータフリップフロップＵ２及び工ＦＣフリップフ
ロップＵ３によって形成される。
これらのフリップフロップは、まずＧＰＩＢ上の注意信
号及びＩＦＣ信号に応答して、ＧＰＩＢバスインタフェ
イスドライバ及びレジ゛−バをそれらの妥当な状態にセ
ットする。それらは同時に優先割込みチップセットを介
して８０８０　Ａへの妥当な割込みを発生する。これら
の７リツプフロツプはＧＰＩＢを最初に要求される中断
状態（５ｕｓｐｅｎｃｄｌｅｄ　５ｔａｔｅ）に維持す
る。これは比較的ゆっくりしたファー、ムラエアルーチ
ンが駆動されてＧＰＩＢ上のハンドシェイクオペレーシ
ョンを゛引き継ぐまで行われる。ファームウェアが引き
継ぎ動作をすると、フリップフロップはリセットされ、
次の割込みに応答できる状態となる。入力８２５５の一
つのレジスタは５個のＤＩＰロックスイッチのスイッチ
位置を検出すへく用いられる。これらは、さらに応答す
る必要があるか否かを判定すべく、ＧＰＩＢ上の受信ア
ドレスと比較される。こ、れら５個のスイッチはシステ
ムへの組込み時において設定される。
マイクロプロセッサ制御サブシステムの記憶回路はＩＯ
ＫのＲＯＭ／ＦＲＯＭと、４にのＲＡＭからなっている
。ランダムアクセスメモリー（ＲＡＭ）セクションは利
用者に対し４０９６　Ｘ　８ビツトの記憶領域を提供す
る。これは、その命令の実行中に用いられる可変情報の
記憶のために普通に使用される。それはまたサブシステ
ムのテスト中に用いられる自己診断手続の一時記憶装置
としても用いられる。読出し専用メモリー（ＲＯＭ／Ｆ
ＲＯＭ）セクションは５個（７）　Ｉｎｔｅｌ　−２７
１６型２０４８　Ｘ　８ビットＥＰＲＯＭ（イレイザブ
ルプログラマブルＲＯＭ）からなっている。最初のチッ
プ（２０４８Ｘ８）にはＩＥＥＥパス管理プログラムが
挿入されている。さらに、検査及び問題解決時において
、利用者がホストコンピュータを介してマイクロプロセ
ッサ制御サブシステムと連係操作できるようにする監視
プログラムが前記チップに挿入される。このメモリー回
路１まサブシステムを機能遂行のために作動可能にする
プログラマブル信号解析システムを収容している。
表示すブシステムのブロック線図は第７図に示されてい
る。図示のとおり、このサブシステムはサンプリングさ
れたアナログ入力波形又はそのアナログ信号についての
計算値を選択的に表示するための回路を含んでいる。こ
の回路はカウンタ、レジスタ、ディジタル−アナログコ
ンバータ（ＤＡＣ）、演算増幅器、及びランダムアクセ
スメモリー兼組合せ論理回路を含んでいる。
ＲＡＭ及び表示すブシステムの機能はマイクロプロセッ
サのために記憶領域を拡侵し、かつＸ−Ｙ可視表示を発
生するに必要な掃引を形成することである。
記憶拡張部は８×８にのＲＡＭを収容し、抜取られたデ
ータのスクラッチパッド及びサンプルストレージとして
、マイクロプロセッサメモリーを補充するのに用いられ
る。
Ｘ軸掃引発生器は１２ビツトカウンタ、Ｄ／Ａ変換器、
演算増幅器及び制御論理回路を含んでいる。Ｘ軸カウン
タはＩ　ＭＨｚの速度で自走する。このカウントはＤＡ
Ｃによりアナログ形式に変換され、演算増幅器により増
幅される。
Ｙ軸は特定の記憶位置を読み、それをストアすると共に
、第２のＤＡＣによりアナログ形式に変換して演算増幅
器で増幅することにより発生する。
これらのＸ及びＹ掃引はディスプレイ装置においてライ
ティングする直前に、命令に従って同期整合される。Ｚ
軸制御は表示の強さを制御すべく形成される。
表示されたサンプルの最大数は１０２４である。
より少いサンプルが抜取られた場合、表示掃引の長さは
（マイクロプロセッサの制御ヲ受けて）自動的に変化し
、現実の抜取数に対応する。
【図面の簡単な説明】
第１図は本発明に従って構成されたプログラマブル信号
解析器の機能ブロック線図、第２図は自動範囲調整サブ
システムのブロック線図、第３図は遅延及びトリガーサ
ブシステムのブロック＋ｉ１図、第４図は基準タイミン
グサブシステムのブロック線図、第５図はサンプリング
サブシステムのブロック線図、第６図はマイクロプロセ
ッサ及びインタフェイスサブシステムのブロック線図、
第７図は表示すブシステムのブロックｍ図である。 （１０リ−・・・・・・・・・・自動範囲調整サブシス
テム（２０す・・・・・−・・・・・遅延及びトリガー
サブシステム（３ｏｏ）−・−・・−・・基準タイミン
グサブシステム（４００）−−・−・−・・サンプリン
グ及びメ、モリ−サブシステム （５００）−−−−−−−−・マイクロプロセッサ及び
インタフェイスサブシステム （６００）−−−−表示すブシステム ３３１

Claims (9)

    【特許請求の範囲】
  1. （１）ａ）　　アナログ入力信号の振幅を正規化するた
    めの自動範囲調整手段と、 ｂ）前記正規化したアナログ信号を遅延手段との関連に
    おいてディジタルデータに変換するものであり、このデ
    ータをストアするための手段を含む変換手段と、 Ｃ）前記自動範囲調整手段と前記遅延手段及び前記変換
    手段の動作を基準タイミング手段との関連において制御
    するものであり、前記ストアされたディジタルデータか
    ら前記入力アナログ信号の選択されたパラメータ値を計
    算するための手段を含むマイクロプロセッサ手段、及び ｄ）前記アナログ入力信号の選択されたパラメータにつ
    いての前記計算値を表示するための手段、 を備えたことを特徴とするプログラマブルアナログ信号
    解析器。
  2. （２）前記変換手段がさらに、前記正規化されたアナロ
    グ信号の複数の標本を得るためのノンリアルタイム・サ
    ンプリング手段を含むことを特徴とする特許請求の範囲
    第（１）項記載の信号解析器。
  3. （３）前記マイクロプロセッサ手段がさらに前記信号解
    析器と、外部制御装置との間の通信チャネルとなるイン
    ターフェース手段を含むことを特徴とする特許請求の範
    囲第（２）項記載の信号解析器。
  4. （４）前記遅延手段が外部トリガ信号に関連して動作す
    るように構成された特許請求の範囲第（２）項記載の信
    号解析器。
  5. （５）前記基準タイミング手段が外部信号源と関連して
    動作するように構成された特許請求の範囲第（２）項記
    載の信号解析器。
  6. （６）ａ）　　各々が一つのアナログ入力信号を処理す
    るものであり、 １）前記アナログ人力信号の振幅を正規化するための自
    動範囲調整手段と、 ２）前記正規化されたアナログ信号を選択的に抜取るた
    めのサンプリング信号を発生すべく、前記自動範囲調整
    手段に機能的に接続された遅延手段、及び ３）前記遅延手段に機能的に接続されており、この遅延
    手段に関連して前記正規化されたアナログ信号をディジ
    タルデータに変換するためのノンリアルタイム・サンプ
    リング手段を含むディジタル変換手段、 を具備してなる複数の信号チャネルと、ｂ）前記正規化
    された各アナログ信号をディジタル変換して得られたデ
    ィジタルデータをストアするための手段と、 リ　システムのタイムベースを発生するための基準タイ
    ミング手段と、 ｄ）前記複数の信号チャネル及び前記データストア手段
    の動作を前記基準タイミング手段と関連して制御するた
    めのマイクロプロセッサ手段であって、前記アナログ人
    力信号の各々についての選択されたパラメータ値を、前
    記ストアされたディジタルデータから計算して求めるた
    めの手段、及び外部制御、装置との間の通信を確立する
    ためのインターフェース手段を含むことにより、遠隔プ
    ログラム制御を行えるようにした前記マイクロプロセッ
    サ手段、並びに ｅ）前記アナログ入力信号の各々についての選択された
    パラメータの前記計算値を表示するために前記データス
    トア手段に機能的に接続された表示手段、 を備えたことを特徴とするアナログ入力信号についての
    選択されたパラメータを自動的に評価算定して表示する
    ための遠隔プログラマブル・マルチチャネル信号解析Ｎ
    。
  7. （７）前記複数の遅延手段の各々が外部トリガ信号と関
    連して作動するように構成された特許請求の範囲第（６
    ）項記載の信号解析器。
  8. （８）前記基準タイミング手段が外部信号源と関連して
    作動するように構成された特許請求の範囲第（６）項記
    載の信号解析器。
  9. （９）　　前記インターフェース手段と前記外部制御装
    置との間の通信がＩＥＥＥ−４８８コンパテイプル・イ
    ンターフェースｅバスによって行われるようにした特許
    請求の範囲第（６）項記載の信号解析器。
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