JPH0557673U - プログラマブル信号解析器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 プログラマブル信号解析器を自動検査設備に
適用可能なものとする。 【構成】 本信号解析器は各チャネルがアナログ入力信
号の振幅を所定の正及び負の値を有する窓内において正
規化するための自動範囲調整手段１００と、正規化され
たアナログ信号を選択的に抜取るためのサンプリング信
号を発生する遅延手段２００と、遅延手段２００に関連
して正規化されたアナログ信号をディジタルデータに変
換するためのディジタル変換手段を具備してなる複数の
信号チャネルを含むディジタルデータをストアする手段
４００と、システムのタイムベースを発生するための基
準タイミング手段３００と、前記複数の信号チャネル及
び前記データストア手段を前記基準タイミング手段に応
答して制御するマイクロプロセッサ手段５００と表示手
段６００で構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、高性能な信号解析器の分野、特に複素アナログ波形における種々 のパラメータの自動的な算定を行うためのプログラマブル信号解析器に関するも のである。

【０００２】 ディジタルシステムを検査するために自動検査設備（ＡＴＥ）を用いることは 、すでに確立されて久しい技術であるが、これをアナログ信号のテストにも利用 することが急速に普及しつつある。しかしながら、アナログ信号のテストはアナ ログ信号の解釈における固有の困難性により、幾分複雑となる。すなわち、アナ ログ信号は理論上、時間‐信号振幅特性が無限に存在する。現在入手可能な信号 解析器の多くは、複素アナログ波形の種々の特性を評価しうるものであるが、そ の能力は解析段階におけるオペレータの介入に強く依存するものである。すなわ ち、オペレータは通常オシロスコープ型ディスプレイを試験してマーカーを位置 ぎめする手動調節を行い“自動”解析を実行するように輝度を変えなければなら ない。このようなオペレータ操作は“自動”解析過程における解釈又は実行の誤 差を生じやすいことが明らかである。

【０００３】 複素アナログ波形の基本パラメータ、例えば周波数、パルス幅、立上がり時間 、立下がり時間、ベースライン、振幅その他を評価するための最適の信号解析器 はいくつかの基本的能力をもっている。まず、そのような信号解析器は例えば、 ランプ波、パルス列等の複素アナログ波形のための基本パラメータを自動的に評 価できなければならない。また、測定操作を複雑にし、評価中の基本アナログパ ラメータに対する解釈を不明瞭にするであろう見かけの要素、例えばオーバシュ ート（行きすぎ量）、プレシュート（不足量）、及びノイズ等も除去されなけれ ばならない。

【０００４】 第２に、信号解析器はソフトウエアになじむ柔軟性をもつべきである。それは 例えばＡＴＬＡＳ等の高水準言語環境において、ＩＥＥＥ−４８８汎用インター フェイス母線によって作動し、プログラムが容易であること等である。

【０００５】 第３に、信号解析器は自己完結型、すなわち測定されたアナログ信号の有意義 なテストパラメータ出力を発生し、かつ表示するに必要なすべての演算能力及び 決定能力を具備すべきである。そして、最終的に、信号解析器は信頼性が高く、 保守容易でコストが低いこと、すなわちできる限り部品数の少ない単純な構成か らなるべきである。

【０００６】 複素アナログ波形の基本パラメータを自動的に評価することができるプログラ マブル信号解析器は、本考案の以前には存在しなかったものと信じられる。

【０００７】 したがって、本考案の一般的な目的は、前述した最適の属性、すなれわちＡＴ Ｅに適用可能な好ましい特性を有するプログラマブルアナログ信号解析器を提供 することである。

【０００８】 本考案の特定の目的は、複素アナログ波形の基本パラメータを自動的に評価す ることができるプログラマブル信号解析器を提供することである。

【０００９】 本考案のその他の目的は、以下の詳細な説明と本考案の実施を通じて明らかと なるであろう。

【００１０】 すなわち、好ましい実施例の説明及び本考案の実施において明確になるであろ うすべての目的及び利益は、次の特徴を有する考案によって達せられる。この考 案のプログラマブル信号解析器はアナログ入力信号の振幅を正規化するための自 動範囲調整手段と、遅延手段及びディジタルストア手段を有し、前記正規化され たアナログ信号を遅延手段との関連においてディジタルデータに変換し、このデ ィジタルデータを前記ストア手段にストアすることができるＡＤ変換手段と、前 記ストアされたディジタルデータから前記アナログ入力信号についての選択され たパラメータ値を計算するための手段及び基準タイミング手段を有し、前記自動 範囲調整手段、前記遅延手段、さらには前記変換手段のオペレーションを前記基 準タイミング手段に関連して制御することができるマイクロプロセッサ手段、並 びに前記入力アナログ信号について選択されたパラメータの計算値を表示するた めの手段を備えたことを特徴とするものである。

【００１１】 第１図を参照すると、本考案に従って構成されたプログラマブルアナログ信号 解析器の好ましい実施例のブロックタイヤグラムが示されている。ここに示した 通り、信号解析器は二つの独立した信号チャネルからなっている。しかしながら 、最も小型の信号解析器は単一の信号チャネルからなるものとすることができる 。同様に、以下に述べる理論を用いることにより、信号チャネルの数を使用者の 必要と要求に応じて増加することもできる。

【００１２】 第１に示したプログラマブル信号解析器は、自動範囲調整サブシステム１００ と、遅延及びトリガーサブシステム２００と、基準タイミングサブシステム３０ ０と、サンプリング及びメモリーサブシステム４００と、マイクロプロセッサ及 びインターフェースサブシステム５００、並びに表示サブシステム６００からな る数個の機能的サブシステムに分解することができる。機能上、自動範囲調整サ ブシステムは入力アナログデータを獲得してこれを処理し、サンプリング及びメ モリーサブシステムは時間遅延及びトリガーサブシステムとの関連において入力 アナログデータをディジタル形式に変換し、かつストアするものであり、マイク ロプロセッサ及びインターフェースシステムは基準タイミングサブシステムとの 関連においてこの信号解析器のオペレーションを制御し、アナログ入力信号につ いて選択されたパラメータ値を計算するものであり、さらに、表示サブシステム は前記計算された値を使用者に可視表示するものである。

【００１３】 図示され、かつ以下により詳しく説明する通り、プログラマブル信号解析器は 自立型マイクロプロセッサ制御式試験装置である。すなわち、この信号解析器は 種々のアナログ波形パラメータの値を計算し、それらの値を要求に従って主シス テム（図示せず）に供給することができる。それはまた、入来したアナログ波形 を要求に応じてディジタル表現（約２０００の８ビット語）することができる。 すべての機能はＩＥＥＥ−４８８汎用インターフェース母線を介して遠隔的にプ ログラムすることができる。

【００１４】 非リアルタイムサンプリング技術はアナログ入力信号の所望の周波数ディジタ ル化を達するために用いられる。この技術はアナログ信号の反復特性を用いて波 形に関する多数の狭アパーチャサンプルを取出すものである。ある瞬間において は、ただ一つの波形サンプルが取出されるのみであるが、その後に生ずる各サン プルはそれらが所望数獲得されるまでは、トリガー基準点より索引される。アナ ログサンプルのすべては対応するディジタルワードに変換され、マイクロプロセ ッサによるパラメータ評価のために、メモリー中にストアされる。

【００１５】 自動範囲調整サブシステムのブロック線図は、第２図に示されている。この自 動範囲調整サブシステムは、信号解析器におけるデータ整理及び処理のために＋ または−１ボルトの窓内において入力アナログ波形の振幅を正規化すべく用いら れる。この回路は、インピーダンス整合、ＡＣカップリング、プログラム可能な 減衰（Ｘ１，Ｘ２，Ｘ５，１０，Ｘ２０，Ｘ５０，Ｘ１００，Ｘ２００）、オー バロード保護、既知電圧と未知電圧のレベル比較、及び電圧帰引の発生のための 各機構を有するものである。

【００１６】 マイクロプロセッサからの自動範囲調整命令を受信すると、入力減衰カウンタ がリセット（減衰ゼロ）され、この入力アナログ波形は自動範囲調整コンパレー タの一方の入力（これは入力バッファーを保護すべく用いられるオーバロード回 路により±３Ｖでクリップ又はクランプされうる）に加えられ、コンパレータの 他方の入力には＋１Ｖ基準が加えられる。アナログ入力信号は＋１Ｖの基準電圧 と比較されこれが＋１Ｖより高ければ、このコンパレータ出力がレジスタに入れ られ、レジスタは減衰器の減衰率を１カウントだけ増加させる。そして、この状 態はデコードされると共にＸ２リレー中に引出される。同様な段階が繰返される が、この減衰のステッピングはアナログ入力信号の振幅がコンパレータへの入力 端子において＋１Ｖより小さくなるまで行われる。このアナログ入力の振幅が、 ひとたび＋１Ｖより小さくなると、コンパレータに加えられる基準電圧は−１Ｖ に切換えられ、アナログ入力信号はこの−１Ｖよりも負に深いか否かを検査され る。信号が−１Ｖを越えた負の値であれば減衰カウンタはより大きい減衰を提供 すべく、１カウントだけステップさせられる。このプロセスは入力アナログ信号 の振幅が＋１Ｖと−１Ｖの間のレベルに減衰するまで行われる。その後で、±１ Ｖの窓は１０ｍＶのインクリメントにおいてステップされ、入力波形の正負の最 大部分を判定すべく比較される。これらの値はストアされる。同様に、１０％、 ５０％及び９０％のレベルが計算され、例えば立上がり時間測定などの後処理の ためにストアされる。

【００１７】 遅延及びトリガーサブシステムのブロック線図は第３図に示されている。この 遅延及びトリガーサブシステムは入力アナログ波形を抜取るために必要なすべて のタイミング信号を提供すべく用いられる。このサブシステムは内部又は外部ト リガー入力との関連において作動する。回路はカウンタ、レジスタ、パルス形成 回路、Ｄ／Ａ変換器、及びコンパレータからなっている。

【００１８】 図面に示す通り、サンプラーに対するトリガーは同期化信号の発生後、特定の 期間（マイクロプロセッサによりあらかじめ定められる）だけ提供される。この 同期化信号はアナログ入力波形に関する外部信号又はトリガーレベルコンパレー タにより内部的に発生したもののいずれでもよい。

【００１９】 同期化信号とトリガーとの間の遅延時間は、サンプルカウンタをもって正確な 既知周波数をカウントすることにより決定される。すなわち、カウンタ内のカウ ント数をサイクル数と掛け合せたものがトリガーと同期化信号との間の遅延時間 に等しい。図に示したサンプルカウンタは０〜１９９９カウントの間でプログラ ム可能である。サンプルカウンタが１９９９カウントにプログラムされると、遅 延トリガーは同期化トリガーの直後に現れるであろう。また、サンプルカウンタ が０カウントにプログラムされると、遅延トリガーは同期化トリガー後、入力ク ロック周期（１／ＥＲＥＱ）の１９９９倍後に現れる。

【００２０】 規律正しい遅延を提供するために、サンプルカウンタは時間ごとに一つずつ増 加し、１９９９、１９９８、１９９７、…０という具合にロードされる。このロ ードは自動的に行われる。すなわち、これは行われたサンプリング数を保持する サンプルレジスタによって提供される。このサンプル数は１９９９から差引かれ 、その差はサンプルカウンタ中にロードされる。サンプルレジスタ０で開始し、 従って１９９９−０＝１９９９がサンプルカウンタ中にロードされ、かくしてこ のロードは１９９９−１９９９−＝０に達するまで行われる。この回路はトリガ ーが同期化トリガーに関する既知の周期割合（クロックの）に沿ってステップで きるようにするものである。

【００２１】 遅延カウンタはサンプルトリガーの発生に先立って既知の遅延を生成し、これ によりサンプルトリガーを位置ぎめするためのスライディング窓を効果的に生ず るものである。図に示す遅延カウンタは６４，０００カウントの容量を有する。 サンプルトリガーは単安定マルチバイブレータによって発生し、１マイクロ秒の 幅を有する。

【００２２】 サンプルカウンタ及びレジスタは、周波数もしくは時間間隔を測定するために 、８と１／２ディジットアキュムレータとして再構成される。

【００２３】 基準タイミングサブシステムのブロック線図は第４図に示されている。ここに 示された通り、すべての基準タイミングは１００ＭＨＺの水晶発振器から引出さ れる。この１００ＭＨＺの周波数は固定プログラマブルディバイダにより、高速 論理を用いて種々の周波数に分割される。１０ＭＨＺ、１ＭＨＺ及び．０１ＨＺ の固定された出力周波数は、固定ディバイダで、まず１００ＭＨＺを１０で割る （÷５及び÷２）ことによって１０ＭＨＺとし、これを再び１０で割ることによ って１ＭＨＺを得、さらにこれを１０，０００で割ることにより０．０１ＨＺと することにより得ることができる。

【００２４】 プログラマブルクロック出力は、適当なディバイダの組合せにより１０ナノ秒 から１０秒までの範囲の周期（１／ＦＲＥＱ）を提供するものである。実現可能 な好ましいクロック周期は１０ナノ秒、２０ナノ秒、５０ナノ秒、１００ナノ秒 、２００ナノ秒、５００ナノ秒、１マイクロ秒、１０マイクロ秒、１００マイク ロ秒、１ミリ秒、１０ミリ秒、１００ミリ秒、１秒及び１０秒である。このプロ グラマブルクロックはシステム中の基準タイミングとして用いられる。

【００２５】 サンプリング及びメモリーサブシステムのブロック線図は、第５図に示されて いる。ここに示す通り、このサブシステムは加えられた入力信号を狭い窓の範囲 内でサンプリングし、このサンプル電圧を８ビットＡ／Ｄ変換器によってディジ タル型に変換するのに十分な時間だけ保持するための高速サンプリング及び保持 回路を具備している。サブシステムはまた、抜取った入力波形の等価ディジタル 値（８ビット）をストアするための高速論理回路を含んでいる。サンプリング回 路は四辺形ダイオードブリッジと、キャパシタと、バッファーと、カウンタと、 制御論理及び記憶エレメントを含んでいる。

【００２６】 図示の通り、サンプラーは二つの分離した信号入力チャネル及び一つの共通デ ィジタル出力を有する２チャネル装置である。いずれのチャネルにおいても、出 力コンバータピンの共通セットに対して多重化することができる。各チャネルは 高い入力インピーダンスを有する入力バッファーを有し、これに四辺形スイッチ 、短時間ストレージキャパシタ、及びこのキャパシタを遮断するための別のバッ ファーが順次接続されている。後者のバッファーの次には、ＦＥＴスイッチと長 時間ストレージキャパシタとが接続される。長時間ストレージキャパシタの後に は、さらに別のバッファー増幅器が接続されて長時間キャパシタに対する遮断を 行うと共に、システムのフルスケール出力を較正するゲインを提供するものであ る。バッファー増幅器の出力は８ビット・バイポーラＤ／Ａ変換器に供給される 。このＤ／Ａ変換器からの８ラインディジタル出力信号はラッチ出力ボードに導 かれる。

【００２７】 両チャネルの出力ボードは、出力ラインの共通セットに接続される。両チャネ ルに共有される唯一の共通回路素子は選択されたチャネルを読出させるためのデ コーダチップである。これらのチャネルがデータを放出しない時、それらは“オ フ”状態であり、開路状態として機能する。

【００２８】 微分回路は、サンプルゲート信号のリーディングエッジによって駆動される。 この回路は四辺形ダイオードスイッチをオンに転ずるための狭い電流パルスを発 生するものである。

【００２９】 四辺形ダイオードスイッチは、入力バッファーの出力を短時間ストレージキャ パシタに接続するものである。この接続は電流パルスの持続のためにのみ形成さ れる。接続時間はサンプルタイム（抜取り時間）を表すものである。四辺形スイ ッチが“オフ”（非導通）状態に復帰すると、電圧は短時間ストレージキャパシ タによって維持される。この電圧は四辺形スイッチが“オン”（導通）である時 のサンプリング期間中における入力信号の振幅に比例するものである。

【００３０】 ＦＥＴスイッチがサンプルゲート信号によって附勢されると、サンプル電圧は 長時間ストレージキャパシタに印加される。ＦＥＴスイッチが開いた時、長時間 ストレージキャパシタに捕捉された充電電圧は初期抜取り電圧に比例し、バッフ ァー増幅器の出力は抜取られた値を表すＤＣ電圧となる。８ビットＤ／Ａ変換器 は“変換命令”制御信号を受信すると、初期抜取り電圧に比例した８ビットディ ジタル出力を発生する。

【００３１】 このＤ／Ａ変換操作が完了すると、ディジタル出力は出力ボートにラッチされ る。一つのボート（Ａ又はＢ）が選択されるのでなければ、ボート出力ラインは 開路状態に維持される。

【００３２】 二つのチャネルに共通のデコーダ回路は読出されるべきチャネルを選択するた めに用いられる。デコーダ回路はチャネル選択入力ラインの制御を受ける。

【００３３】 マイクロプロセッサ及びインターフェイスサブシステムのブロック線図は第６ 図に示されている。ここに示す通り、このサブシステムはファンクション命令、 式の解法及びデータの整理を提供するための回路を含むと共に、主システムと種 々の解析器サブシステムとの間のインターフェイスを具備している。回路はＲＡ Ｍ、ＲＯＭ、８０８０Ａマイクロプロセッサ、Ｉ／Ｏ ポート及び制御論理を有 する。

【００３４】 マイクロプロセッサ制御サブシステムはＩＥＥＥ−４８８ディジタルインター フェイス母線から命令とデータとを受信する。ＡＳＣＩＩキャラクタストリング データは、誤り又は粗悪データと共に受けいれられ、かつチェックされる。次に 妥当なデータが処理され、適当な時点において必要な出力のために翻訳されたデ ータが特定のチャネルにロードされる。信号及びフレーミング出力（Signal and sync outputs）は、２０の８ビット（１バイト）データポートにストアされ、も しくは入れられたデータに従って発生する。

【００３５】 第６図において、回路は次の四つの回路網、すなわちＣＰＵセット、システム パスドライバ、ＩＥＥＥ−４８８インターフェイス、及びメモリー回路に分ける ことができる。

【００３６】 ＣＰＵセットはＩｎｔｅｌ ８０８０Ａ制御プロセッサ、Ｉｎｔｅｌ ８２２ ８ システムコントローラ及びＩｎｔｅｌ ８２２４ システムクロックからな っている。このＣＰＵセットはすべてのシステム処理機能を達成すると共に、シ ステム回路のための安定なタイミング基準を提供するものである。システムにお けるメモリーとすべてのＩ／Ｏポートとをアクセスするに必要なすべてのアドレ ス及び制御信号は、ＣＰＵによって開始される。

【００３７】 ８０８０Ａ命令セットにおける全７８の命令はＣＰＵセットに取出され、かつ 実行されうる。ＣＰＵセットはマイクロプロセッサ制御サブシステムの内外で開 始する割込要求に応答することができる。さらに、ＣＰＵセットはメモリー又は Ｉ／Ｏポートからの待機要求に応答する。これらのメモリー又はＩ／Ｏポートは ８０８０Ａのサイクルタイムより遅いアクセスタイムを有する。ＣＰＵは６個の ８ビット汎用レジスタ、アキュムレータ、１６ビットプログラムカウンタ、１６ ビットスタックポインタ、１６ラインアドレス母線及び８ライン双方向性データ 母線を具備している。６個の汎用レジスタは個々にアドレスされるか、又は一対 ごとにアドレスされ、単一又は一対の正確なオペレータを提供するものである。 １６ビットスタックポインタは、プログラムカウンタ、状態フラッグ、アキュム レータ、及びいくつかの又はすべての汎用レジスタの一時記憶のためのメモリー のいずれかの部分に配置された後入れ／先出しデータストレージエリヤをアドレ スするのに用いられ、ほとんど無制限のサブルーチンテストを提供することがで きる。８０８０Ａの全命令セットは、このプログラマブル信号解析器の制御プロ グラムを発生するのに利用されうる。アキュムレータグループ命令は、直接モー ド、レジスタ間接モード、及び即値アドレスモードによって算術及び論理オペレ ーションを含むものである。ムーブ、ロード及びストア命令はメモリー、アキュ ムレータ及び汎用レジスタのいずれかの間において、８又は１６ビットのデータ 移動を許容するものである。これには利用可能ないずれかのアドレスモードを用 いる。飛越し、条件付飛越し、及び計算による飛越しはプログラムの種々の部分 への分岐を許容するものである。条件付及び無条件呼出し、並びにサブルーチン からのリターンは、割込みオペレーションのための単バイトコール命令（リスタ ート）として含まれる。アキュムレータ、メモリー、又は６個の汎用レジスタの 各々はインクリメントされ、又はデクリメントされうる。インクリメント又はデ クリメントの拡張はレジスタ対と、スタックポインタを調整すべく利用される。 ８０８０Ａの算術及び割込み操作能力は、スタック操作及び倍加命令等の２倍精 度オペレータを導入することにより拡張される。８０８０Ａ−ＣＰＵは常にクロ ックパルスを要求するダイナミックＭＯＳ−ＣＰＵである。これは連続的に作動 し、Ｉｎｔｅｌ ８５５４ システムクロック発生器によって定まる速度で命令 を取出し、デコードしかつ実行するものである。このクロックは８０８０Ａのた めの安定なクリスタル制御による２相タイミング入力を提供するものである。そ れはまた、ＣＰＵのための同期リセット信号及びレディー（作動可能）信号を発 生すべく用いられるＴＴＬレベルにおいて二つの出力を発生するものである。本 質的に非同期入力である“レディー”及び“リセット”入力は８２２４チップ内 でシステムタイミングと同期され、ＣＰＵに必要な入力を提供するものである。 ＣＰＵセットのすべての処理アクティビティーはこの二つのクロック信号の周期 に関連する。８２２８システムコントローラは、８０８０ＡをシステムＲＡＭ、 ＲＯＭ、及びＩ／Ｏポートと直接接続するに必要なすべての信号を発生するもの である。８２２８システムコントローラはまた８０８０Ａデータ母線をシステム 母線から分離する。８２２８はさらに８０８０Ａによる割込承認に応答して多重 バイト命令が使用できるようにするための正確な制御信号を発生するものである 。

【００３８】 ＣＰＵセットのすべてのアドレス、データ及び制御出力に対しては、３状態ハ イパワーシステムバスドライバが配置される。

【００３９】 ＩＥＥＥ−４８８バスインターフェイス（ＧＰＩＢ）回路は二つのＩｎｔｅｌ ８２５５プログラマブル周辺インターフェイスマイクロ回路と、モートローラ ＭＣ３４４１及びモートローラＭＣ３４４０ＧＰＩＢバスインターフェイスマイ クロ回路と、優先割込みチップセット（Ｉｎｔｅｌ ８２１４及びＩｎｔｅｌ ８２１２）並びに他の常套的フリップフロップ、ゲート及びデコーダからなって いる。ＧＰＩＢ回路はこのＧＰＩＢにおいて必要なすべての初期高速ハンドシェ イク（初期応答）信号を提供するものである。それはＧＰＩＢシステムにおいて 作動するに必要なドライブ能力と、妥当な入力インピーダンスとを提供する。命 令データ、ＩＦＣ割込みに対する高速応答は、命令フリップフロップＵ１、デー タフリップフロップＵ２及びＩＦＣフリップフロップＵ３によって形成される。 これらのフリップフロップは、まずＧＰＩＢ上の注意信号及びＩＦＣ信号に応答 して、ＧＰＩＢバスインターフェイスドライバ及びレシーバをそれらの妥当な状 態にセットする。それらは同時に優先割込みチップセットを介して８０８０Ａへ の妥当な割込みを発生する。これらのフリップフロップはＧＰＩＢを最初に要求 される中断状態（suspended state ）に維持する。これは比較的ゆっくりしたフ ァームウエアルーチンが駆動されてＧＰＩＢ上のハンドシェイクオペレーション を引き継ぐまで行われる。ファームウエアが引き継ぎ動作をすると、フリップフ ロップはリセットされ、次の割込みに応答できる状態となる。入力８２５５の一 つのレジスタは５個のＤＩＰロックスイッチのスイッチ位置を検出すべく用いら れる。これらは、さらに応答する必要があるか否かを判定すべく、ＧＰＩＢ上の 受信アドレスと比較される。これら５個のスイッチはシステムへの組込み時にお いて設定される。

【００４０】 マイクロプロセッサ制御サブシステムの記憶回路は１０ＫのＲＯＭ／ＰＲＯＭ と、４ＫのＲＡＭからなっている。ランダムアクセスメモリー（ＲＡＭ）セクシ ョンは利用者に対し１０９６×８ビットの記憶領域を提供する。これは、その命 令の実行中に用いられる可変情報の記憶のために普通に使用される。それはまた サブシステムのテスト中に用いられる自己診断手続の一時記憶装置としても用い られる。読出し専用メモリー（ＲＯＭ／ＰＲＯＭ）セクションは５個のＩｎｔｅ ｌ−２７１６型２０４８×８ビットＥＰＲＯＭ（イレイザブルプログラマブルＲ ＯＭ）からなっている。最初のチップ（２０４８×８）にはＩＥＥＥバス管理プ ログラムが挿入されている。さらに、検査及び問題解決時において、利用者がホ ストコンピュータを介してマイクロプロセッサ制御サブシステムと連係操作でき るようにする監視プログラムが前記チップに挿入される。このメモリー回路はサ ブシステムを機能遂行のために作動可能にするプログラマブル信号解析システム を収容している。

【００４１】 表示サブシステムブロック線図は第７図に示されている。図示の通り、このサ ブシステムはサンプリングされたアナログ入力波形又はそのアナログ信号につい ての計算値を選択的に表示するための回路を含んでいる。この回路はカウンタ、 レジスタ、ディジタル‐アナログコンバータ（ＤＡＣ）、演算増幅器、及びラン ダムアクセスメモリー兼組合せ論理回路を含んでいる。

【００４２】 ＲＡＭ及び表示サブシステムの機能はマイクロプロセッサのために記憶領域を 拡張し、かつＸ−Ｙ可視表示を発生するに必要な掃引を形成することである。

【００４３】 記憶拡張部は８×８ＫのＲＡＭを収容し、抜取られたデータのスクラッチパッ ド及びサンプルストレージとして、マイクロプロセッサメモリーを補充するのに 用いられる。

【００４４】 Ｘ軸掃引発生器は１２ビットカウンタ、Ｄ／Ａ変換器、演算増幅器及び制御論 理回路を含んでいる。Ｘ軸カウンタは１ＭＨＺの速度で自走する。このカウント はＤＡＣによりアナログ形式に変換され、演算増幅器により増幅される。

【００４５】 Ｙ軸は特定の記憶位置を読み、それをストアすると共に、第２のＤＡＣにより アナログ形式に変換して演算増幅器で増幅することにより発生する。

【００４６】 これらのＸ及びＹ掃引はディスプレイ装置においてライティングする直前に、 命令に従って同期整合される。Ｚ軸制御は表示の強さを制御すべく形成される。

【００４７】 表示されたサンプルの最大数は１０２４である。より少ないサンプルが抜取ら れた場合、表示掃引の長さは（マイクロプロセッサの制御を受けて）自動的に変 化し、現実の抜取数に対応する。

【図面の簡単な説明】

【図１】本考案に従って較正されたプログラマブル信号
解析器の機能ブロック線図である。

【図２】自動範囲調整サブシステムブロック線図であ
る。

【図３】遅延及びトリガーサブシステムのプロック線図
である。

【図４】基準タイミングサブシステムのブロック線図で
ある。

【図５】サンプリングサブシステムのブロック線図であ
る。

【図６】マイクロプロセッサ及びインターフェイスサブ
システムブロック線図である。

【図７】表示サブシステムブロック線図である。

【符号の説明】

１００ 自動範囲調整サブシステム ２００ 遅延及びトリガーサブシステム ３００ 基準タイミングサブシステム ４００ サンプリング及びメモリーサブシステム ５００ マイクロプロセッサ及びインターフェイスサブ
システム ６００ 表示サブシステム

Claims (8)

【実用新案登録請求の範囲】
1. 【請求項１】 a) 各チャネルが一つのアナログ入力信
   号を自動的に処理するものであり、 1) 前記アナログ入力信号の振幅を所定の正及び負の値
   を有する窓内において正規化するための自動範囲調整手
   段と、 2) 前記正規化されたアナログ信号を選択的に抜取るた
   めのサンプリング信号を発生すべく、前記自動範囲調整
   手段に機能的に接続された遅延手段、及び 3) 前記遅延手段に機能的に接続されており、この遅延
   手段に関連して前記正規化されたアナログ信号をディジ
   タルデータに変換するためのノンリアルタイム・サンプ
   リング手段を含むディジタル変換手段、 を具備してなる複数の信号チャネルと、 b) 前記正規化された各アナログ信号をディジタル変換
   して得られたディジタルデータをストアするための手段
   と、 c) システムのタイムベースを発生するための基準タイ
   ミング手段と、 d) 前記複数の信号チャネル及び前記データストア手段
   の動作を前記基準タイミング手段に応答して自動的に制
   御するためのマイクロプロセッサ手段であって、前記ア
   ナログ入力信号の各々について選択されたパラメータ値
   を算出するように、前記ストアされたディジルタデータ
   を処理すべくプログラムを実行するものであり、かつ外
   部制御装置との間の通信を確立するためのインターフェ
   ース手段を含むことにより、遠隔プログラム制御を行え
   るようにした前記マイクロプロセッサ手段、並びに e) 前記アナログ入力信号の各々について選択されたパ
   ラメータの前記算出値を表示するために前記データスト
   ア手段に接続された表示手段、 を備えたことを特徴とするアナログ入力信号について選
   択されたパラメータを自動的に評価算出して表示するた
   めの遠隔プログラマブル・マルチチャネル信号解析器。
2. 【請求項２】 前記複数の遅延手段の各々が外部トリガ
   信号に応答して作動するように構成された請求項１記載
   の信号解析器。
3. 【請求項３】 前記基準タイミング手段が外部信号源に
   応答して作動するように構成された請求項１記載の信号
   解析器。
4. 【請求項４】 前記インターフェース手段と前記外部制
   御装置との間の通信がＩＥＥＥ−４８８コンパティブル
   ・インターフェース・バスによって行われるようにした
   請求項１記載の信号解析器。
5. 【請求項５】 前記自動範囲調整手段が、前記アナログ
   入力信号を前記所定の正及び負の値に対応する基準信号
   と比較するためのコンパレータ、及び前記コンパレータ
   の出力に応答するリレー制御抵抗手段を含むことを特徴
   とする請求項１記載の信号解析器。
6. 【請求項６】 前記所定の正及び負の値が＋１及び−１
   ボルトであることを特徴とする請求項１記載の信号解析
   器。
7. 【請求項７】 前記窓が１０ミリボルトのインクリメン
   トにおいてステップ処理されるものであるとともに、前
   記アナログ入力信号の最大の正及び負部分を決定すべく
   比較されるものであることを特徴とする請求項１記載の
   信号解析器。
8. 【請求項８】 アナログ入力信号の１０％、５０％及び
   ９０％のレベルを決定することを特徴とする請求項７記
   載の信号解析器。