JPS62136923A - Ａ／ｄ変換器試験装置 - Google Patents
Ａ／ｄ変換器試験装置Info
- Publication number
- JPS62136923A JPS62136923A JP27738585A JP27738585A JPS62136923A JP S62136923 A JPS62136923 A JP S62136923A JP 27738585 A JP27738585 A JP 27738585A JP 27738585 A JP27738585 A JP 27738585A JP S62136923 A JPS62136923 A JP S62136923A
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- JP
- Japan
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- wave signal
- dut
- amplitude
- test
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は、Ａ／Ｄ変換器試験装置に関するものであり、
詳しくは、テスト対象Ａ／Ｄ変換器に正弦波信号を加え
てＡ／Ｄ変換器を試験するように構成されたＡ／Ｄ変換
器試験装置に関するものである。
詳しくは、テスト対象Ａ／Ｄ変換器に正弦波信号を加え
てＡ／Ｄ変換器を試験するように構成されたＡ／Ｄ変換
器試験装置に関するものである。
（従来の技術）
Ａ／Ｄ変換器の試験方法の一種に、サンプリングクロッ
クと非同期の正弦波信号をテスト対象Ａ／Ｄ変換器に加
えてデジタル信号に変換し、その変換データからヒスト
グラムの分布を求めてＡ／Ｄ変換器の微分非直線性、コ
ード落ち、ゲインエラー、オフセットエラーなどを試験
する方法がある。
クと非同期の正弦波信号をテスト対象Ａ／Ｄ変換器に加
えてデジタル信号に変換し、その変換データからヒスト
グラムの分布を求めてＡ／Ｄ変換器の微分非直線性、コ
ード落ち、ゲインエラー、オフセットエラーなどを試験
する方法がある。
第３図は、このような試験方法の概略を示す説明図であ
って、（ａ）はＡ／Ｄ変換器に加えられるアナログ正弦
波信号を示し、（ｂ）は変換されたデータコードの出現
確率に対応したヒストグラムを示している。正弦波信号
としては、Ａ／Ｄ変換器のすべてのコードを試験するた
めに、Ａ／Ｄ変換器のフルスケールＦＳに対応した振幅
のものが加えられる。
って、（ａ）はＡ／Ｄ変換器に加えられるアナログ正弦
波信号を示し、（ｂ）は変換されたデータコードの出現
確率に対応したヒストグラムを示している。正弦波信号
としては、Ａ／Ｄ変換器のすべてのコードを試験するた
めに、Ａ／Ｄ変換器のフルスケールＦＳに対応した振幅
のものが加えられる。
ここで、−ＦＳがＡ／Ｄ変換変換データコ−ドロＯＨ応
し、０が８０ｕに対応し、＋ＦＳがＦＦＨに対応してい
るものとすると、Ａ／Ｄ変換されたデータコードを無限
に集めた場合のそれぞれのデータコードの出現確率は（
ｂ）に示すように００）１付近とＦＦ□付近が高くなる
。また、（ａｌにおける各コードの幅は等しく、２ＦＳ
／２５６で表わすことができる。そして、例えばデータ
コードＯＯ，４が出現する時刻に着口すると、ｔ１〜ｔ
２となり、π／２〜３π７／２における出現確率とＯ〜
π／２および３π／２〜πにおける出現確率は等しい。
し、０が８０ｕに対応し、＋ＦＳがＦＦＨに対応してい
るものとすると、Ａ／Ｄ変換されたデータコードを無限
に集めた場合のそれぞれのデータコードの出現確率は（
ｂ）に示すように００）１付近とＦＦ□付近が高くなる
。また、（ａｌにおける各コードの幅は等しく、２ＦＳ
／２５６で表わすことができる。そして、例えばデータ
コードＯＯ，４が出現する時刻に着口すると、ｔ１〜ｔ
２となり、π／２〜３π７／２における出現確率とＯ〜
π／２および３π／２〜πにおける出現確率は等しい。
従って、Ａ／Ｄ変換器のビット数をＮとし、Ｏ〜（２ゞ
−１）の出力データコードのうちｉ番目のデータコード
をＱｉとすると、ｉｆｊ目のデータコードＱ１の出現確
率は、次式で表わすことができる。
−１）の出力データコードのうちｉ番目のデータコード
をＱｉとすると、ｉｆｊ目のデータコードＱ１の出現確
率は、次式で表わすことができる。
これは、入力された正弦波信号があるデータフードに対
応する電圧にどの程度の時間存在するかで決まる。また
、スルーレートとコードデータの出現確率の関係に着目
すると、各データコードに相当する電圧は１ビット分で
一定であり、スルーレートが速ければそのデータコード
に相当する電圧の存在時間が短いことになる。第４図は
、これらの関係のび（明図である。第４図において、Ａ
およびＢで示すｆ＋ （ｔ）、ｆ２ （ｔ）の波形が
電圧ｖ１からＶ２にある時間はそれぞれ１２−１．。
応する電圧にどの程度の時間存在するかで決まる。また
、スルーレートとコードデータの出現確率の関係に着目
すると、各データコードに相当する電圧は１ビット分で
一定であり、スルーレートが速ければそのデータコード
に相当する電圧の存在時間が短いことになる。第４図は
、これらの関係のび（明図である。第４図において、Ａ
およびＢで示すｆ＋ （ｔ）、ｆ２ （ｔ）の波形が
電圧ｖ１からＶ２にある時間はそれぞれ１２−１．。
ｔ３−ｔｌである。この時のスルーレ−１−は、それぞ
ＴｈΔＶ／ （ｊ２ ｒ＋ ）、 ΔＶ／ （ｔａ −
ｊｌ）となり、データコードの出現確率はスルーレート
に反比例することになる。
ＴｈΔＶ／ （ｊ２ ｒ＋ ）、 ΔＶ／ （ｔａ −
ｊｌ）となり、データコードの出現確率はスルーレート
に反比例することになる。
（発明が解決しようとする問題点）
しかし、このような従来の構成では、前述のようにＡ／
Ｄ変換器のフルスケールに等しい振幅の正弦波信号を加
えているために、正弦波信号の極大値および極小値付近
でのデータコードの出現確率が高くなってその他の部分
のデータコードの出現確率が低くなってしまう。また、
極大値および極小値付近ではスルーレートの遅い信号に
ついての試験しか行えず、ゼロクロス付近ではスルーレ
ートの速い信号についての試験しか行えないことになる
。このような不都合を解決するためには、正弦波信号の
周波数を変化させて多数のデータをサンプリングすれば
よいが、それだけ試験時間が長くなることになる。
Ｄ変換器のフルスケールに等しい振幅の正弦波信号を加
えているために、正弦波信号の極大値および極小値付近
でのデータコードの出現確率が高くなってその他の部分
のデータコードの出現確率が低くなってしまう。また、
極大値および極小値付近ではスルーレートの遅い信号に
ついての試験しか行えず、ゼロクロス付近ではスルーレ
ートの速い信号についての試験しか行えないことになる
。このような不都合を解決するためには、正弦波信号の
周波数を変化させて多数のデータをサンプリングすれば
よいが、それだけ試験時間が長くなることになる。
本発明は、このような点に着目してなされたものであっ
て、その目的は、データコードの出現確率の偏りを減ら
すとともに任意のスルーレートの試験が行え、実質的に
試験時間が短縮できるＡ／Ｄ変換器の試験装置を提供す
ることにある。
て、その目的は、データコードの出現確率の偏りを減ら
すとともに任意のスルーレートの試験が行え、実質的に
試験時間が短縮できるＡ／Ｄ変換器の試験装置を提供す
ることにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、テスト対家Ａ１０
変換各に正弦波信号を加えてＡ／Ｄ変換器を試験するよ
うに構成されたＡ／Ｄ変換器試験装置において、テスト
対争△／Ｄ変換器に入力される正弦波信号の振幅を調整
する手段と、振幅が調整された正弦波信号に直流オフセ
ット成分を与える手段とで構成されたことを特徴とする
。
変換各に正弦波信号を加えてＡ／Ｄ変換器を試験するよ
うに構成されたＡ／Ｄ変換器試験装置において、テスト
対争△／Ｄ変換器に入力される正弦波信号の振幅を調整
する手段と、振幅が調整された正弦波信号に直流オフセ
ット成分を与える手段とで構成されたことを特徴とする
。
（実施）９！ｌ ）
以下、図面を用いて、本発明の実施例を詳細に説明する
。
。
第１図は、本発明の一実施例を示ずブロック図である。
第１図にＪ５いて、１は正弦波信号発生器であり、その
出力信号は振幅を調整するアッテネータ２を介して加算
器３の一方の入力端子に加えＩうれている。４は直流オ
フセット用電源であり、その出力信号は加算器３の他方
の入力端子に加えられている。加算器３の出力信号は、
リミッタ５を介してテスト対象Ａ／Ｄ変換器（以下ＤＵ
Ｔという）６に加えられている。なお、リミッタ５は、
ＤＵＵＯ３入力範囲外のＪｉ幅の信号をクリップするた
めのものであり、必要に応じて設ければよく、省略して
もよい。７はＤＵＴ６から出力されるデータを格納する
メモリ、８はメモリ７に格納されたデータを演口処理す
る演算装置である。９はＤＬＩＴ６．Ｐ３よびメモリ７
に加えるクロックを発生するクロック発生器である。
出力信号は振幅を調整するアッテネータ２を介して加算
器３の一方の入力端子に加えＩうれている。４は直流オ
フセット用電源であり、その出力信号は加算器３の他方
の入力端子に加えられている。加算器３の出力信号は、
リミッタ５を介してテスト対象Ａ／Ｄ変換器（以下ＤＵ
Ｔという）６に加えられている。なお、リミッタ５は、
ＤＵＵＯ３入力範囲外のＪｉ幅の信号をクリップするた
めのものであり、必要に応じて設ければよく、省略して
もよい。７はＤＵＴ６から出力されるデータを格納する
メモリ、８はメモリ７に格納されたデータを演口処理す
る演算装置である。９はＤＬＩＴ６．Ｐ３よびメモリ７
に加えるクロックを発生するクロック発生器である。
このように構成された装置の動作について説明する。
ＤＩＪＴ６の試験にあたっては、例えばアッテネータ２
の減衰量および直流オフセット電源４の出力電圧を調整
して、第２図（ａ）、（ｂ）に示ずように、加算器３か
らＤＵＴ６に加えられるアナログ信号の振幅および直流
オフセット用を適宜所望の値に設定する。
の減衰量および直流オフセット電源４の出力電圧を調整
して、第２図（ａ）、（ｂ）に示ずように、加算器３か
らＤＵＴ６に加えられるアナログ信号の振幅および直流
オフセット用を適宜所望の値に設定する。
すなわち、第２図（ａ）のように正弦波信号の振幅をＤ
ＵＴ６の入力範囲よりも小さく設定して直流オフヒツト
をＤＵＴ６の入力範囲内で変化させることにより、ＤＵ
Ｔ６の各点におけるスルーレートを任意の値に設定する
ことができる。また、第２図（ｂ）のように正弦波信号
の振幅をＤＵＴ６の入力範囲よりも大きく設定して直流
オフセットを零にすることにより、スルーレートの小さ
い部分を使うことなく試験を行うことができ、各点にお
けるデータの出現確率をほぼ等しくすることができる。
ＵＴ６の入力範囲よりも小さく設定して直流オフヒツト
をＤＵＴ６の入力範囲内で変化させることにより、ＤＵ
Ｔ６の各点におけるスルーレートを任意の値に設定する
ことができる。また、第２図（ｂ）のように正弦波信号
の振幅をＤＵＴ６の入力範囲よりも大きく設定して直流
オフセットを零にすることにより、スルーレートの小さ
い部分を使うことなく試験を行うことができ、各点にお
けるデータの出現確率をほぼ等しくすることができる。
この結果、従来のように発振周波数を変化させることな
く試験を行うことができ、実質的に試験時間を短縮でき
る。
く試験を行うことができ、実質的に試験時間を短縮でき
る。
なお、上記実施例では、ヒストグラム法について説明し
たが、これに限るものではなく、ビート法などのその他
の正弦波信号を用いる試験方法にも適用できるものであ
る。
たが、これに限るものではなく、ビート法などのその他
の正弦波信号を用いる試験方法にも適用できるものであ
る。
また、正弦波信号発生器とアッテネータは一体化された
ものであってもよい。
ものであってもよい。
（発明の効果）
以上説明したように、本発明によれば、データコードの
出現確率の偏りを減らすとともに任意のスルーレートで
の試験が行え、実質的に試験時間が短縮できるＡ／Ｄ変
換器試験装置が実現できる。
出現確率の偏りを減らすとともに任意のスルーレートで
の試験が行え、実質的に試験時間が短縮できるＡ／Ｄ変
換器試験装置が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作の具体例を示す説明図、第３図は従来の試
験方法の概略を示す説明図、第４図はスルーレートとコ
ードデータの出現確率の関係説明図である。 １・・・正弦波信号発生器、２・・・アッテネータ、３
・・・加ｉ器、４・・・直流オフセット用電源、５・・
・リミッタ、６・・・テスト対ＩＡ／Ｄ変換器（ＤＵＴ
）、７・・・メモリ、８・・・演算装置、９・・・クロ
ック発生器。
第１図の動作の具体例を示す説明図、第３図は従来の試
験方法の概略を示す説明図、第４図はスルーレートとコ
ードデータの出現確率の関係説明図である。 １・・・正弦波信号発生器、２・・・アッテネータ、３
・・・加ｉ器、４・・・直流オフセット用電源、５・・
・リミッタ、６・・・テスト対ＩＡ／Ｄ変換器（ＤＵＴ
）、７・・・メモリ、８・・・演算装置、９・・・クロ
ック発生器。
Claims (1)
- テスト対象Ａ／Ｄ変換器に正弦波信号を加えてＡ／Ｄ変
換器を試験するように構成されたＡ／Ｄ変換器試験装置
において、テスト対象Ａ／Ｄ変換器に入力される正弦波
信号の振幅を調整する手段と、振幅が調整された正弦波
信号に直流オフセット成分を与える手段とで構成された
ことを特徴とするＡ／Ｄ変換器試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27738585A JPS62136923A (ja) | 1985-12-10 | 1985-12-10 | Ａ／ｄ変換器試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27738585A JPS62136923A (ja) | 1985-12-10 | 1985-12-10 | Ａ／ｄ変換器試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136923A true JPS62136923A (ja) | 1987-06-19 |
Family
ID=17582789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27738585A Pending JPS62136923A (ja) | 1985-12-10 | 1985-12-10 | Ａ／ｄ変換器試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011242232A (ja) * | 2010-05-18 | 2011-12-01 | Mitsubishi Electric Corp | 車載レーダ装置 |
| US9543976B2 (en) | 2015-05-07 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Time-interleaved analog-to-digital converter |
-
1985
- 1985-12-10 JP JP27738585A patent/JPS62136923A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011242232A (ja) * | 2010-05-18 | 2011-12-01 | Mitsubishi Electric Corp | 車載レーダ装置 |
| US9543976B2 (en) | 2015-05-07 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Time-interleaved analog-to-digital converter |
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