JPS5850803A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5850803A JPS5850803A JP14790381A JP14790381A JPS5850803A JP S5850803 A JPS5850803 A JP S5850803A JP 14790381 A JP14790381 A JP 14790381A JP 14790381 A JP14790381 A JP 14790381A JP S5850803 A JPS5850803 A JP S5850803A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- control signal
- oscillator
- gate
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 58
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000007704 transition Effects 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000006188 syrup Substances 0.000 description 1
- 235000020357 syrup Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はコンプリメンタリＭＯ８Ｉ（、ｃより構成さ
れたマイクロコンビ鼻−夕等に用いられる水晶発振回路
のような発振回路、４Ｉｋ：発振開始直後の不安定な一
期を経過してから信号を得るようにした発振回路に関す
るものである。
れたマイクロコンビ鼻−夕等に用いられる水晶発振回路
のような発振回路、４Ｉｋ：発振開始直後の不安定な一
期を経過してから信号を得るようにした発振回路に関す
るものである。
マプクロコンビエータやＩＣを使った計算器等では、動
作クロック信号を作るため水晶発振回路のような発振回
路が使用される。このうち、特にコンプリメンタリＭＯ
８（以下ＣＭＯ８と略称する）回路の消費電力の非常に
少ない性質を利用して、０ＭＯ８ＩＣにより構成された
低消費電力型のマイクロコンビ為−タ（以下ＣＭＯ８マ
イ；ンと略称する）等では、更に電力の消費量を減らす
ために１発振回路の発振を止めることが行なわれる。し
かしながら、水晶振動子のような発振子を用いた発振回
路では、発振が開始されてから所定の時間が経過するま
での期間においてはその発振動作が不安定である。その
ため、発振再開始時の発振回路の不安、定な時間をやり
過ごすために１種々の方法が検討されている。
作クロック信号を作るため水晶発振回路のような発振回
路が使用される。このうち、特にコンプリメンタリＭＯ
８（以下ＣＭＯ８と略称する）回路の消費電力の非常に
少ない性質を利用して、０ＭＯ８ＩＣにより構成された
低消費電力型のマイクロコンビ為−タ（以下ＣＭＯ８マ
イ；ンと略称する）等では、更に電力の消費量を減らす
ために１発振回路の発振を止めることが行なわれる。し
かしながら、水晶振動子のような発振子を用いた発振回
路では、発振が開始されてから所定の時間が経過するま
での期間においてはその発振動作が不安定である。その
ため、発振再開始時の発振回路の不安、定な時間をやり
過ごすために１種々の方法が検討されている。
この発明は、ＣＭＯ８ｖイコνでは一般に、Ｌ８Ｉｋ設
けられた専用の外部端子を用いズ、発振回路の発振を止
めることが多いことに着目し【、この外部端子を利用し
て、この外部端子に適当な容量のコンデｙｆを接続させ
るだけで、撫振子の発振開始時の不安定な時期を経過し
てから発振回路の本体より発振出力が送出されるようＫ
し、しかもそのようなタイムラグを得るのにＬＳ ＩＫ
は何ら新たに外部端子を設ける必要がない発振回路を提
供することを目的とする。
けられた専用の外部端子を用いズ、発振回路の発振を止
めることが多いことに着目し【、この外部端子を利用し
て、この外部端子に適当な容量のコンデｙｆを接続させ
るだけで、撫振子の発振開始時の不安定な時期を経過し
てから発振回路の本体より発振出力が送出されるようＫ
し、しかもそのようなタイムラグを得るのにＬＳ ＩＫ
は何ら新たに外部端子を設ける必要がない発振回路を提
供することを目的とする。
以下図面に基づいてこの発明を説明する。
第１図は実施例の構成の水晶発振器を示すもので、１は
発振子たる水晶振動子、２はこの水晶振動子１と並列に
配設された第１のゲートたるＮＡＮＤゲートである。こ
のＮＡＮＤゲート２は、その一方のゲート入力端子たる
コントロール端子２１に加えられる発振コントロール信
号がノ・イレベルになることにより実質的にインバータ
として機能し、”水晶振動子１を介して帰還される発振
信号な力信号を一方の入力信号とする第２のゲートたる
ＮＡＮＤゲートである。このＮＡＮＤゲート３の他方の
ゲート入力−子３１は制御入力端子とされる。この制御
入力端子３ｍｋ加えられる制御信号がハイレベルにされ
たときＫＮＡＮＤゲート２から出力された発振出力がＮ
ＡＮＤゲート３を介して図示しな％７０ＰＵ等へ送出さ
れる。なお、４はＮＡＮＤゲート２の一方の端子２ｂに
所定のノ（イアスミ圧を与えるためのバイアス抵抗、５
は発振安定用の抵抗である。鎖線人より上方に示された
回路はＬ８Ｉの内部に構成されている。
発振子たる水晶振動子、２はこの水晶振動子１と並列に
配設された第１のゲートたるＮＡＮＤゲートである。こ
のＮＡＮＤゲート２は、その一方のゲート入力端子たる
コントロール端子２１に加えられる発振コントロール信
号がノ・イレベルになることにより実質的にインバータ
として機能し、”水晶振動子１を介して帰還される発振
信号な力信号を一方の入力信号とする第２のゲートたる
ＮＡＮＤゲートである。このＮＡＮＤゲート３の他方の
ゲート入力−子３１は制御入力端子とされる。この制御
入力端子３ｍｋ加えられる制御信号がハイレベルにされ
たときＫＮＡＮＤゲート２から出力された発振出力がＮ
ＡＮＤゲート３を介して図示しな％７０ＰＵ等へ送出さ
れる。なお、４はＮＡＮＤゲート２の一方の端子２ｂに
所定のノ（イアスミ圧を与えるためのバイアス抵抗、５
は発振安定用の抵抗である。鎖線人より上方に示された
回路はＬ８Ｉの内部に構成されている。
次に第２図は、発振出力を送出する時期を制御するため
の発振制御回路を示すもので、６はリセット優先のフリ
ップフロップ、７はＬＳＩの外部端子、Ｂはインバータ
である。外部端子７は、上記フリップフロップ６のリセ
ット端子Ｒおよびインバータ８の出力端子に１！絖され
ている。上記フリップフロップ６の出力側は前記ＮＡＮ
Ｄゲート３の制御入力端子３ａｋ接続される。上記フリ
ップフロップ６０セツト端子Ｓ及びインバータ８０入力
端子には、発振コントロール信号が供給される。なおイ
ン・・−ツタ旧−！、Ｊ？ＩｉＣ制限されな（・が図示
のよ５に、電源電圧ＶＣ，’゛Ｋｍ絖されたＮチャンネ
ル１１Ｍ０８ＦＥＴＱ、と抵抗ＲとＰチャンネル１１Ｍ
０８ＦＥＴＱとｋより構成されて〜１°る。なお、この
回路では電源電圧ｖｃｃ がマイナスとなっている。信
号は七〇〕・イレベルが接地電位（０■）と対応される
。
の発振制御回路を示すもので、６はリセット優先のフリ
ップフロップ、７はＬＳＩの外部端子、Ｂはインバータ
である。外部端子７は、上記フリップフロップ６のリセ
ット端子Ｒおよびインバータ８の出力端子に１！絖され
ている。上記フリップフロップ６の出力側は前記ＮＡＮ
Ｄゲート３の制御入力端子３ａｋ接続される。上記フリ
ップフロップ６０セツト端子Ｓ及びインバータ８０入力
端子には、発振コントロール信号が供給される。なおイ
ン・・−ツタ旧−！、Ｊ？ＩｉＣ制限されな（・が図示
のよ５に、電源電圧ＶＣ，’゛Ｋｍ絖されたＮチャンネ
ル１１Ｍ０８ＦＥＴＱ、と抵抗ＲとＰチャンネル１１Ｍ
０８ＦＥＴＱとｋより構成されて〜１°る。なお、この
回路では電源電圧ｖｃｃ がマイナスとなっている。信
号は七〇〕・イレベルが接地電位（０■）と対応される
。
上記外部端子は、発振出力制御端子として利用される。
ＬＳＩ外の図示しないスイッチもしく＋１適当な回路に
よりて、外部端子７がノ１イレベルに維持されている場
合、これＫよってリセット優先フリップシロップ６は、
リセット状態に電力１糺５゜フリップフロップ６のリセ
ット状−における四つレペル出力にようて第１図に示さ
れ九ＮＡＮＤゲート３は閉じられたまメにされる。その
結り第１図の回路の発振出力は、図示しな−・ＣＰＵの
ような他の回路に供給されなくなる。
よりて、外部端子７がノ１イレベルに維持されている場
合、これＫよってリセット優先フリップシロップ６は、
リセット状態に電力１糺５゜フリップフロップ６のリセ
ット状−における四つレペル出力にようて第１図に示さ
れ九ＮＡＮＤゲート３は閉じられたまメにされる。その
結り第１図の回路の発振出力は、図示しな−・ＣＰＵの
ような他の回路に供給されなくなる。
この実施例に従うと、発振起動開始時にお〜１て、所定
の時間だけ発振出力を禁止させるために、外部端子７に
コンデンサＣがｖａｎされる。
の時間だけ発振出力を禁止させるために、外部端子７に
コンデンサＣがｖａｎされる。
次に上記の動作について説明する。
回路の１点に発振コントロール信号Ｐｃが入って来る前
の”Ｌ″レベル状態はＮ−ＭＯ８ＦＥＴＱ、はオフ、Ｐ
−ＭＯ８Ｆ Ｅ ＴＱＩはオンとなつており、これに
応じてｂ点は接地電位すなわち″’Ｈ″レベルになって
いる。ｂ 点ノ／”（Ｖへｋｌｌｃよってフリップフロ
ップ６はリセット状態にされ【いる。次に、１点が発振
コントロール信号ＰｃＫ−りて＠ Ｈｌ″レベルされる
と、これによってＮ −Ｍ ＯＳ Ｆ ’Ｅ Ｔ Ｑ
ｔ がオン、Ｐ−ＭＯ８ＦｇＴＱ１がオフに変わる。コ
ンデ／すＣに１オン状態のＮ−ＭＯ８ＦｇＴＱ、を介し
て充電され始める。
の”Ｌ″レベル状態はＮ−ＭＯ８ＦＥＴＱ、はオフ、Ｐ
−ＭＯ８Ｆ Ｅ ＴＱＩはオンとなつており、これに
応じてｂ点は接地電位すなわち″’Ｈ″レベルになって
いる。ｂ 点ノ／”（Ｖへｋｌｌｃよってフリップフロ
ップ６はリセット状態にされ【いる。次に、１点が発振
コントロール信号ＰｃＫ−りて＠ Ｈｌ″レベルされる
と、これによってＮ −Ｍ ＯＳ Ｆ ’Ｅ Ｔ Ｑ
ｔ がオン、Ｐ−ＭＯ８ＦｇＴＱ１がオフに変わる。コ
ンデ／すＣに１オン状態のＮ−ＭＯ８ＦｇＴＱ、を介し
て充電され始める。
こＩｃよってｂ点の電圧がイがり始める。フリップフロ
ップ６はリセット優先であるため、発振コントロール信
−％Ｐｃがセット端子ＳＫ入力されてもリセット端子Ｒ
Ｋ加えられている）・イレベル信号によう【リセット状
態に置かれる。一方、発振コントロール信号ｐｃが第１
図の回路のＮＡＮＤゲート２のコント四−ル端子２ａＫ
も入力されるため、発振コントロール信号Ｐｃが上記の
よ５にハイレベルにされると同時に水晶振動子１とＮＡ
ＮＤゲート２とからなる発振回路の発振動作が開始され
る。所定時間後、ｂ点の電圧がフリップフロップ６のし
きい値電圧ｖｔｈ より下が°ると、すなわちリセッ
ト信号がロウレベルにされると７リツプフロツプ６がセ
ットされる。これに応じてフリップフロップ６から水晶
発振回路の第２ゲートたるＮＡＮＤゲート５３の制御入
力端子３ａビＨ。
ップ６はリセット優先であるため、発振コントロール信
−％Ｐｃがセット端子ＳＫ入力されてもリセット端子Ｒ
Ｋ加えられている）・イレベル信号によう【リセット状
態に置かれる。一方、発振コントロール信号ｐｃが第１
図の回路のＮＡＮＤゲート２のコント四−ル端子２ａＫ
も入力されるため、発振コントロール信号Ｐｃが上記の
よ５にハイレベルにされると同時に水晶振動子１とＮＡ
ＮＤゲート２とからなる発振回路の発振動作が開始され
る。所定時間後、ｂ点の電圧がフリップフロップ６のし
きい値電圧ｖｔｈ より下が°ると、すなわちリセッ
ト信号がロウレベルにされると７リツプフロツプ６がセ
ットされる。これに応じてフリップフロップ６から水晶
発振回路の第２ゲートたるＮＡＮＤゲート５３の制御入
力端子３ａビＨ。
レベルの信号が出力される（第３図参照）。すなわち、
コンデンサＣと抵抗Ｒとｋよって定まる時間だけ上記発
振コントロール信号Ｐｃより遅れてＮＡＮＤゲート３が
開かれて、発振回路の出力がＣ２０等へ送出されるよう
になる。従っ【、コンデンサＣの容量を適宜設定してや
れば、発振回路の動作が充分に安定してからＮＡＮＤゲ
ート３を開かせることができる。なお、上記第２図のイ
ンバータ８において、抵抗Ｒは、透電時間を適当に膜室
させるために設けられている。しかしながら、ＭＯ８Ｆ
ｇＴＱ、のオン抵抗を適当に設定する場合、抵抗Ｒは必
ずしも必要ではなく、省略することも可能である。また
、実施例では発振子として水晶振動子を使用した水晶発
振回路について説明したが、この−明は発振子として圧
電素子等を用いた発振回路にも適用できるものである。
コンデンサＣと抵抗Ｒとｋよって定まる時間だけ上記発
振コントロール信号Ｐｃより遅れてＮＡＮＤゲート３が
開かれて、発振回路の出力がＣ２０等へ送出されるよう
になる。従っ【、コンデンサＣの容量を適宜設定してや
れば、発振回路の動作が充分に安定してからＮＡＮＤゲ
ート３を開かせることができる。なお、上記第２図のイ
ンバータ８において、抵抗Ｒは、透電時間を適当に膜室
させるために設けられている。しかしながら、ＭＯ８Ｆ
ｇＴＱ、のオン抵抗を適当に設定する場合、抵抗Ｒは必
ずしも必要ではなく、省略することも可能である。また
、実施例では発振子として水晶振動子を使用した水晶発
振回路について説明したが、この−明は発振子として圧
電素子等を用いた発振回路にも適用できるものである。
以上説明したようｋこの発明に係る発振回路は、外部端
子に適白な容量のコンデンサを接続させるととくより、
発振子の発振開始直後の動作不安定な時期を経過してか
ら発振出力を送出させることができるため、安定した発
振出力が得られ、これｋよって、０ＭＯ８マイコンに適
用した場合には低消費電力モードが可能となる。しかも
、遅延用のコンデンサを接続するための新たな外部端子
を設ける必要も全くないのである。
子に適白な容量のコンデンサを接続させるととくより、
発振子の発振開始直後の動作不安定な時期を経過してか
ら発振出力を送出させることができるため、安定した発
振出力が得られ、これｋよって、０ＭＯ８マイコンに適
用した場合には低消費電力モードが可能となる。しかも
、遅延用のコンデンサを接続するための新たな外部端子
を設ける必要も全くないのである。
第１図は発振回路本体の一例を示す回路図、第２図は発
振出力遠出時期を遅延させるための発振制御回路の一例
を示す回路図、第３図は各部の信号のタイ々ングを示す
タイ建ングチャートである。 １・・・発振子（水晶振動子）、２・・・嬉１ゲート（
ＮＡＮＤゲート）、３・・・第２ゲー）（ＮＡＮＤゲー
ト）、６・・・フリップフロップ、７・・・外部端子、
８・・・インバータ。 第 １ 図 第 ２ 図
振出力遠出時期を遅延させるための発振制御回路の一例
を示す回路図、第３図は各部の信号のタイ々ングを示す
タイ建ングチャートである。 １・・・発振子（水晶振動子）、２・・・嬉１ゲート（
ＮＡＮＤゲート）、３・・・第２ゲー）（ＮＡＮＤゲー
ト）、６・・・フリップフロップ、７・・・外部端子、
８・・・インバータ。 第 １ 図 第 ２ 図
Claims (1)
- 発振子と第１のゲートとを含み、との嬉１のゲートに供
給される発振コントロール信号、によって発振状態また
は発振停止状態にされる発振回路本体と、この発振回路
本体の出力信号と制御信号とを受ける第２のゲートと、
上記発振コントロール信号によってセット状ｌ！にされ
るととによ）て上記制御信号を出力するフリップフロッ
プと、このフリップフロップのリセット端子に結合され
た外部端子と、入力端子に上記発振コン）ａ−ル信号が
供給され、上記外部端子に出力端子が結合されたインバ
ータとからなり、上記外部端子に結合されるコンデンサ
と上記インバータとにより実質的に透電回路が構成され
、上記発振コン）ａ−ル信号によりて上記発振回路本体
が１発振開始されてから、所定の遅延時間後に上記嬉２
ゲートが開かれるよ５にされてなることを４ＩＩＩｋと
する発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790381A JPS5850803A (ja) | 1981-09-21 | 1981-09-21 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790381A JPS5850803A (ja) | 1981-09-21 | 1981-09-21 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850803A true JPS5850803A (ja) | 1983-03-25 |
Family
ID=15440735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14790381A Pending JPS5850803A (ja) | 1981-09-21 | 1981-09-21 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850803A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160514U (ja) * | 1984-09-26 | 1986-04-23 | ||
| JPS6359106A (ja) * | 1986-08-28 | 1988-03-15 | Nec Ic Microcomput Syst Ltd | パルス発生回路 |
| US4864255A (en) * | 1986-09-09 | 1989-09-05 | Nec Corporation | Oscillator capable of quickly supplying a stable oscillation signal |
| JPH0319708A (ja) * | 1989-06-15 | 1991-01-28 | Nitto Giken Kk | 電磁石ベース付ドリル装置 |
-
1981
- 1981-09-21 JP JP14790381A patent/JPS5850803A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160514U (ja) * | 1984-09-26 | 1986-04-23 | ||
| JPH0328575Y2 (ja) * | 1984-09-26 | 1991-06-19 | ||
| JPS6359106A (ja) * | 1986-08-28 | 1988-03-15 | Nec Ic Microcomput Syst Ltd | パルス発生回路 |
| US4864255A (en) * | 1986-09-09 | 1989-09-05 | Nec Corporation | Oscillator capable of quickly supplying a stable oscillation signal |
| JPH0319708A (ja) * | 1989-06-15 | 1991-01-28 | Nitto Giken Kk | 電磁石ベース付ドリル装置 |
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