JPS58500384A - 多重デジタル機器システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重デジタル機器システム 本発明は入出カシステム、およびデジタル処理設備を備える関連システムに関す る。

コンピュータシステムは、一般に、複数の入出力機器部分を含み、該機器部分を 介して前記コンピュータ本体（中央処理装置）が「外界語」と交信する。また、 この入出カシステムには、安価な拡張メモリーとして作用する種々の記憶設備が 含まれている。初期のコンピュータは、ミニコンピユータおよびマイクロコン上 ０ユータの単純な形式におけると同様に、入出力装置をコンピュータ構造に組み 込んでいる。すなわち。

処理装置（ＣＰＵ、ＡＬＵ等）は、時分割原理でこれらのＩ１０ユニットに作用 する。換言すれば、前記処理装置は、部分的にのみコンピュータとして動作し、 時折前記Ｉ１０システムへのおよびこれからのデータの流れのための制御装置と して機能する。これらの機能を分離すること、出来得る限り相互間および前記コ ンピュータ本体と並列的に作動しかつ後者を時間消費データの転送タスクから解 放する前記Ｉ１０ユニットのために個々の制御装置を備えることも、長年の慣例 である。それ故、本質的に、今日の比較的小さなシステムであっても、該システ ムは、これによって処理される多（の異なる処理装置の数種のプログラムを実行 し、これは多重プログラミングとは無関係であって、データ処理プログラムと、 前記主記憶装置本体および前記主要ＣＰＵ間のデータの流れ以外の、前記システ ム構成部分間のデータの流れを指示するプロダラムとの個別の実行を必要とする に過ぎない。そのような異なるプログラムを同時に実行することは、前記システ ムに含まハるＩ１０機器が多くなればなる程により重要となることが明らかであ る。しかしながら、本発明は、いずれのタイプのシステムすなわち個々のＩ１０ サービス・プログラムの実行の有無に拘わらず、η口側なるコンピュータシステ ムにも適用し得ることが明らかとなろう。

コンピュータへのＩ　１０装置の現行の接続方法は、その特定のコンピュータの 母線構造に適合する特別な制御装置および特別なインタフェース構造を設計する ことである。多数のコン上０ユータシステムおよび多種の工／○装置、さらに同 種のＩ１０装置であっても多数の異形（例えば、キーボード、ＣＲＴディスプレ イ、ディスクファイル等）があることから非常に（不必要に）多種多様のインタ フェース構造を用意する必要がある。特殊な、あつらえのために特殊設計の入出 力機器を備えた機種では、この情況が複雑化する。

Ｉ／○ユニットのための種々の制御装置が共通タイプのインタフェースを備える 場合があるという点で、ある種の積車化が生じている。また、標進化されたイン タフェース構イは制御装置−Ｉ１０ユニット・サブシステムのインタフェース母 線を前記ホストコンピュータに接続できるように設計されている。それにも拘わ らず、一方では充分に普遍的であり、他方では個々のおよび全てのコンピュータ のために一つの標進化されかつ工業界に広く独占的に使用さねるインタフェース の（非現実的）存在に依ることな（Ｉ１０システムの接続３ を可能とする構造の必要性が存在する。

他の問題がＩ１０制御装置して生じている。そのような制御装置ｒま、通常、プ ログラム可能のマイクロコンピユータラ含む。このことは、Ｉ１０装置の種類お よびホストコンピュータの種類毎にソフトウェアを作らなければならないことを 意味する。その上、インタフェースの積悪化が極めて不完全であることから、（ 経済上の理由のために）広範囲の一般化が試みられているに拘わらず入出力機器 の全分野は大部分が多種多様であり、それ故に高価であることが明らかであろう 。

本発明の目的は、デジタルコンピュータのために、これに新しい改良された■／ ○システム機構を提供することにある。

本発明の詳細な目的は、処理装置、好ましくはマイクロ処理装置と、ＲＡＭおよ びＲＯＭ記憶装置と、入出力機器の（少なくとも一つの）個々の部分と、それら 構成部分を連結する信号母線とを含むデジタル処理システムの改良に在る。

本発明の好適な実施例（でよりば、マイクロプロセッサ−と不完全なプログラム を含むＲＡＭおよびＲＯＭ記憶装置とを含む基本システムを提供することが提案 さね、不完全なプログラムとは一種以上の入出力機器に共通であるその基本記憶 装置に各プログラム部分が含まｒるという意味に過ぎず、これらの記憶装置およ び前記マイクロプロセッサ−は共通の母線で相互に連結さ１、その母線に接続さ れるべき各入出カニニットはプログラムの一部を含む補助ＲＡ、Ｍ−ＲＯＭ記憶 部分を備え、該記憶部分は、前記基本記憶ユニツ＋に含まする前記プログラムと 共に、前記マイクロプロセッサ−が前記基本ＲＡＭ／ＲＯＭ記憶４Ｉｆｆと前記 Ｍ助ＲＡＭ／ＲＯＭ記憶装置と共にある装置に特定の制御装置を種族するという 意味において完全なプロＩラムを構成するところのプログラム部分を含む。異な る周辺機器部分１まモねぞれ類似の補助ＲＡＭ／ＲＯＭ記憶装置を備え、また該 記憶装置は、複数の時分割制御装置がそれぞれ同一の基本的な、装置に特定でな いプログラムおよび単一のコンピュータを含んで完成されるように、前記（同一 の）マイクロプロセッサ−記憶構造と共に同様にプログラムを完成する、装置に 特定なプログラム部分を含む。

前記母線は、全てのコンピュータシステムに適用し得る標章化されたインタフェ ースで積車化接続されるように構成されることが好ましい。

本発明の限定の意図ではなく、本書ではＡＳＣＩＩ文字の転送のために開発され た、その種のインタフェース標進を用いることが提案されており、実際上、全て のコンピュータがその能力を有しかつＡＳＣＩＩ文字の転送を可能にする規格に 従ったインタフェース構造（或は、少なくともメーカーはそれを随意に利用し得 るようにしている）を有する。しかしながら、先に概略した組織的な要綱から逸 睨することな（、他のタイプのインタフェース・フォーマットおよび積属化され ていないインタフェースさえも用いることができることは明らかであろう、 本発明のシステムは、根本的には、共通のアドレス連続体での操作が可能となる ように設計されている。各補助的沿■、／ＲＯＭは、それ自体のアドレス連続体 を有し、こわらの連続体ｉま重複し或は本発明により付加された類イ］ソもしく は異なるタイプのＩ１０ユニットについて同一である。従って、各周辺ユニット は、行先レジスタすなわち前記基本ユニットからブロックコード或はコードす受 けるためのレジスタを含み、共通の記憶アドレス連続体に明白な形で前記ユニッ トを含む。

メモリーアドレス指定以外の操作アクセスのために、前記基本ユニットはホード および前記装置内部にアクセスする。このことは、如何なる周辺ユニットをもい ずれのホードへも差し込むことができ、またそれと共にそのアクセスコードを変 えることができることを意味する。

本発明のシステムは、ホストコンピュータに接続スるためのＩ１０システムとし て利用できる。しかしながら、前記処理装置および基本記憶装置は、実際に、独 立ユニットとして好ましくは高水憩言語で直接プログラムできるように、配線（ ｈａｒｄ−ｗｉｒｅｄ）　（ＲＯＭ）　プログラムと共に構成しかつ使用するこ とができる。

本発明のシステムは、一般的な意味でデータ転送に現実的忙適用でき、データソ ースおよび／またはその行先（ｄｅｓｔｉ−ｎａｔｉ　ｏｎ　）として作用し、 また同様な構成のシステムに接続することが可能で敷る。本発明のシステムは、 特に、そのシステムの外部の−もしくはそれ以上のユニットとの交信のために、 個々の入力および／または出力が互いに重複するある基憩に基づくユニットを伴 ない、含み、あるいはそれらがら構成され得る。

図面の説明 本明細書は、本発明に関する主題を詳細に指摘しかつ明確に要求する請求の節、 囲で終わるが、本・発明、本発明の前記した目的、特徴およびそのさらに他の目 的、特徴および利点は添付の図面に関連しての以下の記載によりさらに明確にな ろう。ここで、 第１図は本発明の最適実施形態のためのその好適な実施例を示すブロックシステ ム図であり、 第２図は第１図の前記システムの周辺付加回路またはその他の機器を詳細に示す 前記システムの選択構成部分の詳細なブロック図である。

前記図面の簡単な説明を続けるに、第１図の概略図は入出力母線１１？：有する 基本的なコンピュータ１０を含む。このホストコンピュータ１０は、図示以外の 入出力機器に接続することができ、このことは重要ではなく、′使用者次第であ る。

これは、特に、このホストコンピュータのために特別に設計され或は既に存在し かつ設置されているような、制御装置を備える工／○構成要素等を含み、本発明 の前記システムを拡張装置として利用できる。母線構造の外形および前記コンピ ュータ１０の一部およびその内部の母線構造が複数であることの可能性は重要で はない。ただ一つの要件は、前記母線（あるいはコンピュータ１０の母線の一つ ）が例えばＲ８−２６２のような積悪インタフェースに接続されなけねばならな いことである。

このインタフェースは特別な性質をもつが、これはＡＳＣＩＩ文字のようなデー タバイトの転送のために今日一般に用いら７ ハているものであり、現在の全ての汎用コンピュータがその能力を備えている。

いわゆるパラレルＱ−バス、ＩＥＥＥ　−４８８インタフエース等のような他の タイプのインタフェースで置換できる。

前記要件は、コンピューターｏが母線１１のような母線を介してＡＳＣＩＩ文字 によって「外界語」と交信できなければならないこと、と言い換えることができ る。これは、文字交信のために現在量も一般的に用いられ、普及されているフォ ーマットである。将来、異なる装置、フォーマットおよび／またはインタフェー スが現われるであろうが、本発明は、またそのような場合においても適用できる ことが容易に理解できよう。前記要件とは、一般的には、前記コンピュータの積 属文字の受渡し能力およびそのための積属化されたインタフェースの存在である 。現在のところ、ＡＳＣＩＩおよびＦＩＳ−２３２がこの要件に合う。従っ又、 これは本発明のシステムの重要な点を指摘しており、すなわち、本発明のシステ ムの全ての入出力操作は関連する装置に拘わらず標准化されたフォーマットに基 づく。

本発明のＩ１０システムは１．を遺２２　ト、前記Ｒ８−２３２タイプである整 合インタフェース２３とを含む基本サブシステム２０かも成る。母線２２および インタフェース２３の他に、前記基本サブシステム２０は、該システムの全ての 周辺機器ケ制糾する制御装置の共有中央亀゛分として機能するＣＰＵマイクロプ ロセッサ−チップｚ８ｏのような処理装置２１を含む。直接の手動入力のために ＤＩＰスイッチを設けること８　１８表昭５８’５００３８４　（４）ができる 。

母線２２は、例えば、１６ビツトアドレス母線２２−Ａ、８ビットデータ母線２ ２−Ｄ、および制御母線２２−Ｃとして集合的に称呼できる線数の制御線から成 る。この制御母線は記憶読込み回線および記憶書し回線を含み、これら回線の信 号は記憶アクセス操作のために前記母線２２−Ａの信号を伴なう。また、前記母 線は、Ｉ１０書出し回線および■／○読込み回線を含み、これら回線の信号は、 データが前記マイクロプロセッサ−から発したか或はこれに入ったを見分ける前 記データ母線２２−Ｄの信号を伴なう。

前記中央サブシステム２０は、さらに、ＲＡＭおよびＲＯＭ記憶装置２４を含む 。前記記憶装置２４は、特定の装置に制限されないため尾前記システム全体の操 作装置を含む。換言すれば、記憶装置２４に含まれるプログラムは、単に、符号 ２４のＲＡＭ、前記マイクロプロセッサ−および前記インタフェース２６の間の データの流れを制御するためにのみ設けられている。それについて、記憶装置２ ４に含まれる前記プログラムは完全である。しかしながら、初期設定および電源 入力時のセットアツプ手続がなければ、サクシステムク０自体と前記ホストコン ピュータ１０との間に比較的少ないデータの流通が生じる。また、前記ホストコ ンピュータから発し又特定の装置に向けられていないすなわち未だ向けられてい ない、もしくはそのような装置に特定の迩備を要求する如何なる指令も、その記 憶装置２４に関連する前記プロセッサーによつ又処理される。また、前記記憶装 置２４１（は、前記プ０グラムの一部が含まｒ１該一部によって前記周辺機器は 前記母線に接続された（後述する）全ておよびその（固、々の装置に関連無く母 線２２での特定のアクセス処理を含んで進備される。周辺機器の詳細および特性 について説明していないことから、そのように含まれた前記プログラムは本質上 不完全である。前記周辺機器は多数のユニットを含む。記憶装置２４　）前記プ ログラムは、これらの周辺機器と前記ホストコンピュータとの間あるいは周辺機 器間のデータの転送を行なうためのルーチンを含まない。同様に、前記周辺機器 サブシステムの操作、セットアツプおよび制御のためのプログラムの詳細も無い 。

記憶装置２４に含まれる前記プログラムの不完全さの範囲および程度は、以後に 明確になるように、かなり任意である。

一般的に、前記プログラム部分は出来得る限り広（、また特定の装置ではない操 作システムの全てのそれらの部分を含むべきである。

前記基本周辺サブシステムは、さらに、多数のポートを含み、９つのそね、らが 例えは２５−０ないし２５−８で示されて（・る。これらのホードは、一般に、 周辺装置のプラグインのために設けられている。前記ポートは、ホード識別がな ければ全て同一で）、す、母線２２に付属するう前記母線回線のための物理的接 続（例えばプラグ）以外には、各ホードはアクセスポートコードである例えば４ ビツトコードを与える回路により識別さハる、この４ビツトのコードセットは、 後に詳細ＶＣ説明するように、そのホードへの差込みにより前記周辺機器に有効 となる、前記図面は、前記９つのホードに接続されるような典型的な９つの異な る入力および／または出力装置すなわちユニットを示−Ｆｏこれらの装置の図示 の組合わせは、全く任意であり、前記システムの可転性の証明のためにのみ使わ れ℃いる。この仮定の場合、前記Ｉ１０システムは、２つのオンライン、実時間 動作の測定装置（例えば、熱変換器、流量計、磁界測定装置、圧力計等）および 逆にアナログ−デジタル変換器に接続される信号供給増幅器を含む。

前記ユニット装置が「外界語」からのアナログデータの入手に関して各場合に自 主的に動作することは実際のところである。他のＩ１０ユニット装置は、実時間 時計、フロッピーディスクファイル、ｔｌ１３力装置としてのＣＲＴディスプレ イ、および図示と同様なタイプのシステムを接続し得る他のインタフェースＲ３ −２３２である。従って、本発明の前記システムはカスケード拡張に従がう。

これらの各ユニット装置は従来装置である。大ざっばに言えば、前記装置自体は 前記８ビットデータ母線２２−Ｄに直接接続され℃いない（すなわち接続される べきではない）ことから、特別なフォーマットでさえも原則とし℃製条されない 。むしろ、各ユニットは前記ホード接続のための特別な回路ろＯで補なわれる。

実際に、回路３ｏは、次に述べる多数の接続および割合て機能を有する。また、 回路６ｏは、ＲＯＭ部分６７だけでな（これとＲＡＭ部分６６とから成る記憶装 置を含む。前記ＲＡＭ部分の一部は、データの一時的な記憶１１ 前記装置自体におよびその内部に緩衝の必要性を無くすためにバッファーとして 作用し或は作用させることができる。

しかしながら、より広い観点からは、各ユニットの前記ＲＡＭ／ＲＯＭ部分は記 憶補助部を構成し、該記憶補助部によって記憶装置２４は特定のユニットのため の、装置に特定の制御装置になりかつ作られる。特に、ＲＯＭ３７の内容は前記 特定の装置からおよびこれへ必要なデータな得べくかつ該装置の特定の動作を得 るための適正な時間の制御信号を前記装置に転送すべく、マイクロプロセッサ− ２１による実行のために特別に憩備されたサブルーチンを含む。

実行論理（指令認識、復号およびその他）が基本ユニット２０および特に処理装 置２１の一部でありかつ保持されることは強調さねるべきである。種々の記憶補 助装置ろ６およびろ７は、装置に特有のサブルーチンの実行に従って呼び出され るべき、装置に特定のプログラム部分を含むに過ぎない。

そのルーチンは、前記ホストコンピュータによって最終的に決定されるように、 一般的には前記特定の装置のサービスが要求されるとき、（補助として）前記し た全体のプログラムにより呼び出される。

装置に特定の記憶装置３６および６７は、この補助目的のために、記憶装置２４ におけると同様に母線２２に接続されており、中間プログラムの実行は処理装置 ２１の内部でこれにより実施され、これにより前記実行は、通常、前記各装置に より受けかつさらに利用するために、処理装置２１の実行論理によって特定の信 号ケ前記母線に送る。

１２１４表昭５８−５００３δ４（５）既に理解されたよう＋５、前記ノロＩラ ムの汎用部分および装置に特定の部分への分割は、原則的に任意であり、装置に 特定の部分は前記汎用部分に含むことのできる部分に含ませることができると考 えられる。従って、こねは汎用部分が装置に特定の前記部分の全℃に含まれなけ ればならないことから、いくらかの冗長を与える。他方、前記記憶装置２４が例 えば異なる（全てではない）装置に分担されるサブルーチンを含むと考えられる 。

他の様相は次のとおりである。ユニット接続回路３０の補助記憶装置のＲＡＭ部 分（至）の内容は、その性質上前記ＲＡＭが空であることから、また任意である 。従って、本発明から逸脱することな（、主記憶装置２４の前記ＲＡＭ部分は５ 種々の装置のためのデータ緩衝および／または他の可変内容記憶部分としく作用 するために取つ℃おかれる部分を有し得る。

しかしながら、その部分の大きさは、ある場合のために不要に大きくし或は前記 周辺システムの範囲で制限を与えることができる。従って、特に、ＣＲＴのよう な、そのデータ入力が不特定あるいシエ特定し得ない時間間隔に備えて保持され るべき通常多量の可変データから成る、比較的大きな緩衝ｙよび可変内容メモリ ースペースを必要とする周辺ユニットのために、前記ユニットの補助記憶装置に 少な（ともい（らかのＲＡＭス啄−スを含ませることができる。他の場合、特に 。

周辺ユニット内のデータ転送率が、例えば前記ホストコンピュータへまたはこれ からの或は他の周辺機器へまたはこれからのデータ転送率と著るしく異なる場合 、多量のデータな受３ けかつそれを保持するために拡張ローカルバッファが望ましい。これらの全ての 場合、ローカルＲＡＭが望ましい。他の場合、十んのわずかのランダムアクセス 記憶装置を必要とするとき１′！前記記憶装置２４の前記ＲＡＭ部分に有効なス ペースを持たせることができる、従って、一般的に、いくつかの接続ユニットろ Ｏはランダムアクセス記憶装置６６を備え、また他１゛マこれを備えず、これら のために、ある記憶スペースに記憶装置２４の前記ＲＡＭ部分部分用利用る。し かしながら、全ての接続ユニットは、ユニットおよび装置に特定のプログラム部 分のためにＦｔＯＭ部分３７を保有する。

各ユニットの前記補助記憶部分６６およびろ７は、基本記憶装置０２４＋と共働 するが、それから分離可能であることから、これらの補助記憶部分へのアクセス を記憶アクセスシステム全体に統合するのに注意ヲ栗寸。ここでは、種々のユニ ットのこれらの補助記憶部分は相互に独立している。アナログ−デジタル変換器 のような類似のユニットの場合、実際にそれらは同一である。このことは、それ ら全てが重複するあるいは一致する記憶アドレス、な有すること乞意味する。こ れらのアドレスは、前記基本記憶装置の前記アドレス連続体に（未だ）結合され ていない、 それ故、各ユニットが関係しかつそれぞれおよび全てのユニットに関して重複し ない限りに拡張された記憶連続体の範囲内で前記周辺システムを操作する必要が ある。従つ壬、周辺ユニットン前記ホードの一つに単に差込むだけでは不充分で ある。むしろ、その接続は、前記ユニットの（わずかな）アドレス連続体ケ記憶 システム全体の大きなアドレス連続体内のそのブロツ状記憶場所へ割当てる（ま たは）　１１　ノｆ−する）ことを含む。

前記したところでは、前記基本ユニット２０が前記したように周辺ユニットにア クセスすることなくボートにのみアクセスすること乞汐明した。この点について は、また、前記マイクロプロセッサ−が拡張された記障アドレス連続体の内でい （つかの前記ユニットの個々の記憶場所をアクセスできることを追加しなければ ならない。この拡張は、各ユニットの接続論理回路３ＤＫレジスタ（第２図の符 号′５４）をもたらし、該レジスタは前記マイクロプロセッサ−からブロックア トゝレスコート″ヲ受ける。このフロックアドレスコート８は、高位のブロック コードとして前記装置自体の前記アドレス連続体に連結される。もちろん、この ブロックコードは前記周辺装置毎に異なり、そわらの記憶場所の全ては共通のア クセス機構の範囲内で個々にアクセス可能となる。さらに、前記ノロツクコード は異なる周辺ユニット毎に異なる長さを有することが可能であり、換言すれば、 全体としての前記記憶連続体のそれぞれおよび全てに一定の長さを要求されなζ ・。

各種の周辺ユニットは、基本的にはその入力および／または出力機能の複雑さに 応じて、異なる大きさの補助記憶装置を有する。必要とされる総ＲＡＭ／ＲＯＭ スペースは少す（ともＩＫ（＝２　）であるが、２４Ｋを越えることなり１５ビ ツトを必要とする。１６７ドレスビソトの総計が収容されねばならないことから 、前記ブロックアドレスは１から６ビ１５ ット迄可変である。この点について前記７ステムを適応させるた、）ｌ）に、各 周辺ユニットは固定セットレジスタ（第２図の符号６３）を保持し、その内容は その記憶量を指定する。このようにして、前記基本マイクロプロセッサ−ユニッ トの操作システムは、正しい、長いブロック数を各ユニットに割当てることがで きる。

前記７孜−トと、前記周辺ユニットのための接続論理との詳細を説明するために 、第２図を参照する。第２図に示された回路は母線２２をさらに詳細に示す。先 に述べたように、この母線は、２２−Ａｏないし２２−Ａ１５の１６本のアドレ ス部分を有するアドレス部分２２−Ａと、２２−ＤＯないし２２−Ｄ７の８本の データ回線を有するデータ部分２２−Ｄと、４本しか示されていないが多数の回 線を有する制御部分２２−Ｃとを備える。これらの制御回線は、特に、記憶読出 し回線２２−ＣＭＲ５記憶書込々回線２２−ＣＭＷ、入出力読出し回線２２−０ １　ＯＲおよび人出カ書込み回線２２−ｃｉｏｗを含む。初めの２つの回線は記 憶要求を伴なわず、後の２つの回線は、前記システム全体の前記記■部分−＼ま たはこねからの転送以外の目的のために、前記データ母線で信号データを転送す る。

如何なる特殊なポートもハードワイヤードセス・コード・ソース２６を含む。こ のソースＺ，母線／永−トンステムの一部とすることができ，この場合、前記コ ード自体が配線さｒ１前記母線システムの明確な固定備品となる・前記コードは 複数ビットコードとなる。現在のところ、−１６までの異なるユニット乞同数の ７ヒート或は母線に接続し得る４ビットコードが提案されている。これに代えて 、前記アクセス・コード・ソース２６を接続回路５０の一部とすることができ、 この場合、該回路は、各接続回路３０（並びに各ユニットおよび該ユニーットに 関連する装置）がそれ自体に独特なアクセス・コードを受け得るように、調整可 能のスイッチを含む。この設定は、初期セットアツプの一部であり、一般的には 、その後に変更（できるが）されない。そのソースを有する、すなわち、該ソー スに差し込まれている周辺ユニットは、そのアクセス・コートゝとして、前記ソ ースにより特定のコードな受ける。ホード・コード・ユニット２６は、装置の接 続回路６０の一部であるゲート回路３１Ｋ（例えば差し込まれ℃）接続されてい る。該回路は４つの排他的ＯＲゲートと含み、それらの出力（ま共にＡＮＤ化さ れている。前記排他的ＯＲゲートの各部２の入力端は、また、４本のアドレス母 線回線、例えば図示のように回線２２−Ａ４、２２−Ａ５、２２−Ａ６および２ ２−Ａ７に接続されている。

ゲート回路３１の出力は、ホードおよびユニットの使用可能アクセス信号である 。前記ポートと、該ホードにこ９％定の接続回路３０によって接続された周辺ユ ニットとへのアクセスは、前記母線を経て行なわれる。制御母線２２〜ＧＫ記憶 アクセス要求が伴なわなければ、前記アドレス母線のデータは記憶アドレスでは ない．、４本の回線２２−Ａ４、２２−Ａ５、２２−Ａ６および２２−Ａ７の４ ビツトのみが，このＩｌｏ，ｄ−トアクセス操作のために必要とされる。前記母 線７ ２２−Ａの他の回線の信号は装置の操作を直接制御するのに使用できる。

今、説明したようなポートおよびユニットのアクセスの場合、追加のアドレスビ ット、例えばＡＯ、Ａ１およびＡ２が前記ユニット内のある特定の構成部分を規 定する。復号回路６２は、８個１組（　ｏｎｅ−ｏｕｔ−ｏｆ　ｅｉ　ｇｈｔ　 ）の装置制御信号を提供する。例えば、ディスクファイルの場合、例えばーステ ップで（トランスジューサを支持する）可動アームを動かすためにそのような一 つの信号を使用できる。そのような他の一つの制御信号は装置の回路の作動等に 使用できる。

この低位アトゞレスバイトの母線回線２２−Ａろのビット位置は、追加情報のた めに使用でき，またトランスジューサアームをディスクファイルの内で一方向あ るいは逆方向へ動かシマタはカセットレコーダを前に進めることに代えて、逆に 始動させる等のように、前記プログラマ−によりさらに詳細な操作を指定するの に使用できる。また、この回線２２−Ａ３は．、追加装置−構成部分のアクセス ・ビットとして利用できる。その場合、典型的には，処理装置２１により装置に 特定の指令を送れば、ポートおよびユニットコード（　Ａ　４ないしＡ７）がそ のユニットを呼び出し、該装置に要求されている操作を遂行させるべくＡＯない しＡ乙の制御コードが伴なわれる。

装置および構成部分等のアクセスとは無関係に、記憶要求を伴なうことなく低位 アドレス部分）（ＡＯないしＡ７）を経て供給されるように，次に説明する回路 部分が、この二ニットの前記補助記憶装置を前記基本システムの総記障装置に組 み込むために設けられている。この部分は，本発明のシステムの主たる特徴を構 成する。

前記補助記憶装置は、任意のＲＡＭ部分３６および必須のＲＯＭ部分ろ７とから 成り、それらのアドレス信号入力端は前記アドレス母線２２−Ａの回線にそれぞ れ接続され、また前記制御母線の前記記憶書込みおよび読出し回線（２２−ＣＭ Ｗおよび２２−ＣＭＲ）に接続さねている。ＲＡＭろ６およびＲＯＭろ７のデー タ回線は、装置内部のデータ母線ろ８−Ｄに接続されている。この内部母線は、 さらに該装置のデジタル装置（例えば、磁気トランスジューサ駆動回路、アナロ グ−デジタル変換器の出力端、ＣＲＴ管の駆動および制御回路等）Ｋ接続されて いる。前記操作のこの部分についてはこれ以上触れない。さらに、特定の周辺機 器が単純な直列データ回線、４回線母線および１６回線等のような異なる形式を 備え得ることは容易に理解できよう。今，考察さね，た前記８ビットデータ母線 ３８−Ｄは可逆バッファレジスタ３８に接続され、入力および出力の第２の組は 前記岸辺システムのデータ母線２２−Ｄに接続され℃いる。

こねら構成部分３６、ろ７および３８のそれぞれは、使用可能信号「ブロックア ドレス」を必要とし、その使用可能信号は補助記憶装置３６および６７を前記シ ステム全体の前記アトゞレス連続体に組み込む目的で作られる。この組み込みは 順次行なわれ、次に説明さハ、る。

ｎビット（例えば８ビツト）のパラレル入力回線を備える１９ レジスタろろはその出力端を前記データ母線２２−Ｄに接続されている。このレ ジスタ３３の内容はプリセットされ、この周辺ユニットの前記補助記憶装置３６ および３７の総容量を規定スる。このレジスタはポートアクセスの間にアクセス し得る装置の一つである。それは、低位アドレスバイト（記憶を要求されない） が復号されるとアクセス装置３２に出力３２−Ｏを高めさせるＡ１、Ａ２および Ａ３部分に前記低位アドレスバイトがビットを含むときにアクセスされる。さら に、前記母線の前記制御部分２２−Ｃ−ＩＯＲは、マイクロプロセッサ−２１が 前記データ母線２２−Ｄの内容を読み取るように合図すべく高められなければな らない、前記したように、レジスタ３乙に含まれる情報は、この周辺ユニットに 記憶容量の割当壬を決定し、また特定のＩ１０ユニットの前記補助記憶装置（３ ６，３７）が前記記憶装置の全体に適切に組み込まｒ、るように、前記基本シス テム２０の前記操作システム（Ｏ３）によって前記データ母線２２−りに適用さ れる。

前記マイクロプロセッサ−によるそのようなアクセスは、入力に引き続く初期化 操作として行なわれる。前記基本システム２０の前記Ｏ８は、前記周辺システム 全体の前記補助記憶装置の容量の全てを決定しかつ適当な長さのブロックアト８ レス項で各周辺ユニットに記憶アドレス母線ススを割当てるタメ１て、前記ポー トの種々のレジスタ６乙に信号を送る。

装置２１が前記ブロックアト８レスを記憶アクセスステップではなく予備ステッ プとして提供することから、前記データ母線２２−Ｄに現われる。周辺装置にそ のように提供された前記ブロックアドレスは、もちろん、前記アドレス母−回線 ２２−Ａ４．２２−Ａ５．２２−Ａ６および２２−Ａ７にユニット選択（ボート 選択）コート９を伴ない、また、レジスタ３４を使用可能にすべく今度は回線６ ２−１を呼び出して（回線２２−ＡＯ１２２−ＡＩ、２２’、−Ａ　２および２ ２−Ａ４上の）装置制御コート８を伴なう。また、前記処理装置２１は出力要求 回線２２−Ｃ−工ＯＷを呼び出す。このように、この周辺装置が後に使用するた めの前記グロックアトゝレスは、その回路ろ０の前記レジスタ６４にセットされ る。

記憶要求が続い又なさセるときは、上位ピッ）Ａ１０ないしＡ１５は、如何なる 上位ビットをもレジスタ３４の内容と比較する回路３５を介してレジスタ３４の 出力側に復号されるであろう。そのような記憶アクセスには、Ｊ−ト選択が伴な われないことは注目すべきである。このように如何なる１６ビツト記憶アト゛レ スをも全１の周辺ユニットに適用し得るが、マツチするブロックアドレスを有す るもののみがそ”のＲＡＭ／ＲＯＭシステムに記憶アクセスを備えるであろう。

各デコーダ田の出力は、転送ステージおよびバッファ３８と同様忙、２つの記憶 ユニット（３６および３７）を使用可能とする。前記ＲＯＭまたはＲＡＭのいず れかにアクセスされるべき特定の記憶場所は、内部復号のために前記ＲＯＭ／Ｒ ＡＭユニット６６および３７に適用される母線２２−Ａに１ 同時に起こる下位アトゝレスビットによって規定される。バッファステージ３８ は、アクセスされた記憶場所の内容をデータ母線２２−ＤＫパスするためＩＣ１ 装置内部のデータ母線３８−Ｄをデータ母線２２−Ｄに接続する。この操作が、 実際に、こめ補助記憶装置を全体としての前記記憶装置に統合する。

第２図に示されているように、マイクロプロセッサ−２１と共同する補助記憶シ ステム３６および３７が装置に特定の・制御装置の部分を構成することが容易に 理解できよう。装置に特定の制御装置は、例えば、全ての命令とサブルーチンと を直接に実行し、それらによって例えば（σ１特定の装置が、ＲＡＭ３６に一時 的に記憶するための（例えばデジタル化された測定結果、テープ或はディスクか らの読出し等の）データの提示を例えば含む実行ロジック３２を経て用意される 。

（ｂ）この文字は、前記ＲＡＭ／ＦＩＯＭシステム３６／３７ｖｃ保持さハるよ ５に前記プログラムにより決定され、ＲＡＭ３６の記憶場所に配置される。（Ｃ ｌそのような文字は前記データ母線２２に転送さハる。この後者のサブルーチン は、ＲＯＭ３７に含まハるが、前記基本記憶システムに保持された前記プログラ ムと共働し、これにより前記データバイトは、前記データ母線２２に適用された ときに前記ホストコンピュータに呼び出される。情報の逆転送は、アナログ式に 生じる。

前記したシステム（・工、基本的にはホストコンピュータの従属制御装置である ことが認めらｊよう。前記制御装置は完全な演算能力を有しないので、プログラ ミングおよび独立型システムへの記憶拡張を経てのみ補なわれ得る。例えば、パ スカルプログラム、ＢＡＳＩＧプログラム、ＡＤＡプログラム、ＦＯＲＴＨプロ グラム等をそれぞれ実行する・・−ドウエアプログラムを組み合わせるＲＯＭ’ ｓを追加できる。

さらに、選択的に、前記システムは、同様な方式で設計されている他のンース／ 行先システムと交信するための、データソースおよび／または行先として用いら れる。さらに、選択的に、本発明のシステムは独立してそれ自体で完全な本体を 構成するように全てのソースおよび行先を含むことができる。

前記したシステムは、一つの装置がサービスのために前記マイクロプロセッサを コールする能力を含まない、しかしながら、この能力・工、従来の割込み手続を 経て容易に含められる。そのような割込み能力以外に、ユニット２０の前記Ｏ８ は、例えば周期的にホードアドレスを前記アドレス母線に順次適用することによ って、種々のホードに信号を送ることができる。

本発明は前記した実施例に限定されることはなく、本発明の意図および請求の範 囲から逸脱することのない全ての変更および変形をも含む。

浄書（内容に変更なし） 手続補正書（方式） ％式％ １事件の表示 ２発明の名称 多重テジタル機器システム Ｓ補正をする者 事件との関係　出願人 国　籍　アメリカ合衆国 ６、補正の対象 （１）委任状及びその翻訳文 （２）明細書、請求の範囲及び図面の翻訳文７、補正の内容 （１）委任状及びその翻訳文を補充する。

（２）明細書、請求の範囲及び図面の翻訳文の浄書（内容に変更なし）を補充す る。

８、添付書類の目録 （１）委任状及びその翻訳文　各１通 （２）明細書の翻訳文　１通 （３）請求の範囲の翻訳文　１通 （４）図面の翻訳文　１通 国際調査報告 Ｉｎ１ｅ＋ｎａ＋１ｏｎａｌ＾ｐｐｉｃｍむ６１１ＮＯ！’ＣＴ／ｕ：ｊｓ２． ’０Ｏ３１８１ ！−

Claims (1)

【特許請求の範囲】
1. １．データを受けおよび／または発するために設けられるデジタルゲータシステ ムであって、処理装置と、データ母線、アドレス母線、および前記処理装置に接 続された制御回線を含む母線と、該母線に接続さねかつ操作システムを含む少な くとも一つのＲＡＭおよび一つのＲＯＭを含む基本記憶装置と、前記母線に接続 さ才ｐ　、それぞれが、前記母線にセットされ、該母線により転送さｔおよび／ または該母線から受けるべきデータのためのソースおよび／または行先を構成す る少なくとも２つのユニットと、前記周辺機器のそれぞれに含まれる補助記憶装 置であって前記処理装置が前記基本および補助記憶装置と共に前記ユニットのた めの制御装置を構成するように装置に特定のプログラム部分を含むＲＯＭ部分を 含む補助記憶装量とを含むデジタルシステム。 ２　前記母線およびインタフェースを経てホストコン上０ユータに接続されてい る請求の範囲第１項のシステム。 ろ、前記母線はホストコンピュータへの接続のためのインタフェース手段を含む 請求の範囲第１項のシステム。 ４゜前記補助記憶装置（工、また、ＦＩＡＭ部分を含む請求の箭囲第１項のシス テム、 ５　処理装置、記憶装置および母線を含み、さらに前記処理装置によって操作さ れるべき周辺機器の少なくとも一つを含むデジタルデータンステムにおいて、前 記記憶装置は前記周辺機器を操作するだめの不完全なプログラム部分を記憶し、 前記不完全な部分および残りの部分が互いに前記ユニットのための完全なサービ スプログラムを楕成寸２）ように、前記機器のためのサービスプログラムの前記 残りの部分を含むＲＯＭ部分を含む接続回路が含まれ、該接続回路は前記ＲＯＭ を前記母線に接続するための手段を含むデジタルゲータシステム、 ６　データ回線、記憶アドレス回線および制御回線を含む母線への接続のための 回路であって、可変ブロックアドレスを保持しかつ複数の出力回線を有するレジ スタ手段と、前記可変アドレス回線が前記レジスタ手段に前記ブロックアドレス を記憶として保持したときに出力を提供するための前記アドレス回線のいくつか および前記出力回線に接続される第１のデコーダ手段と、デジタル機器の一つの ためのサービスプログラムの一部を保持し、また他の前記アドレス回線に接続さ れるアドレス入力端を有し前記第１のデコーダ手段の出力に応答可能であるＲＯ Ｍと、アクセスコードに応答すべく前記母線の特定の回線に接続され前記レジス タ手段のための操作可能を提供する第２のデコーダ手段とを含み、前記レジスタ 手段は前記母線の他の回線に接続される入力回路を有しかつ該回路から前記アク セスコートゝに応答する前記操作可能に従つ又記憶を遂行するためのブロックア ドレスを受ける回路。 Ｚ　デジタル機器の一つのためのサービスプログラムの一部を含むＲＯＭを含む 、母線への接続のためのインタフェース回路であって、アｌ’レス部分を保持す るためのし／スタ２５ 手段と、デコーダであって前記レジスタに結合されかつ前記デコーダによって応 答された際前記ＲＯＭにＲＯＭ−使用可能信号を提供するための前記母線のアド レス部分に結合され、前記ＲＯＭの記憶場所のアクセスし、かつ前記母線のデー タ部分にアクセスされたＲＯＭ記憶場所の内容をセットするために前記アドレス 母線の残りの部分が前記ＲＯＭＫ接続されたデコーダと、前記ＲＯＭから前記デ ータ母線部分への命令のセツティングに続く命令実行信号を前記母線から受ける べく該母線に接続された回路手段とを含むインタフェース回路。 ８、前記ＲＯＭの容量のデジタル表示を保持する付加回路手段を含み、その内容 は前記母線に起こる特有な信号に応答して該母線に供給される請求の範囲第５． ６または７項の回路。 ９　前記ＲＯＭからのデータを一時的に記憶するために前記ＲＯＭに接続される 一側を有し、また前記母線のデータ部分に接続される他側を有する付加のレジス タ手段を含む請求の範囲第５．６または７項の回路。 １０　前記内部母線にデータを供給しまたはこれからデータを受ける前記または 他のデジタルまたは周辺機器のための内部母線を含み、また該内部母線は前記Ｒ ＯＭの出力端を前記内部母線に接続し、前記付加のレジスタ手段は前記内部母線 に接続される一側を有し、前記付加のレジスタ手段のいずれか一側が入力および 出力可能である請求の範囲第９項の回路。 １１、請求の範囲第１項のシステムを２つ含み、それぞれの前記母線を相互に連 結するインタフェースを経て交信するデータシステム。