JPS5848158A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS5848158A JPS5848158A JP14587381A JP14587381A JPS5848158A JP S5848158 A JPS5848158 A JP S5848158A JP 14587381 A JP14587381 A JP 14587381A JP 14587381 A JP14587381 A JP 14587381A JP S5848158 A JPS5848158 A JP S5848158A
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- JP
- Japan
- Prior art keywords
- memory
- processor
- processors
- shared memory
- data transfer
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置におけるマルチプロセ、サシス
テムに関する。
テムに関する。
従来、データ処理システムの性能および信頼性を向上さ
せる手段として、複数台のプロセッサによシシステムを
構成するマルチプロセッサシステムが実現されている。
せる手段として、複数台のプロセッサによシシステムを
構成するマルチプロセッサシステムが実現されている。
Ｃのマルチプロセッサシステムの構成に線板下の２種類
が知られている。
が知られている。
１つは複数台のプロセ、すが共通の主記憶（以下メイン
メモリ）をアクセスし、システムは１つのオペレーティ
ングシステムで動作する密結合マくオペレーティングシ
ステムはそれぞれ独立なものである疎結合マルチプロセ
ッサシステムである。
メモリ）をアクセスし、システムは１つのオペレーティ
ングシステムで動作する密結合マくオペレーティングシ
ステムはそれぞれ独立なものである疎結合マルチプロセ
ッサシステムである。
また（疎結合マルチプロセッサシステムの各プロセッサ
が密結合マルチプロセッサシステムで構成されるシステ
ム構成もある。
が密結合マルチプロセッサシステムで構成されるシステ
ム構成もある。
疎結合マルチプロセッサシステムは密結合マルチプロセ
ッサシステムに比べて、大吉なシステムを構成でき、シ
ステム拡張が容易で、システム信頼度が向上し、異なる
タイプのプロセ、すを結合できる等の利点がある。
ッサシステムに比べて、大吉なシステムを構成でき、シ
ステム拡張が容易で、システム信頼度が向上し、異なる
タイプのプロセ、すを結合できる等の利点がある。
疎結合マルチプロセッサシステムにおいてはプロセッサ
間の通信機能が必要であるが、従来用いられていたプロ
セッサ間の通信では、各プロセッサの入出力チャネル間
をチャネル間結合（Ｃａｎｎｅｌｔｏ Ｃ１ｎｎｅｌ
） （以下ＣＴＣ）アダプタを介して接続する構成が採
られている。
間の通信機能が必要であるが、従来用いられていたプロ
セッサ間の通信では、各プロセッサの入出力チャネル間
をチャネル間結合（Ｃａｎｎｅｌｔｏ Ｃ１ｎｎｅｌ
） （以下ＣＴＣ）アダプタを介して接続する構成が採
られている。
ところが、このＣＴＣアダプタを介する構成では入出力
チャネルの入出力インク７エースのデータ転送のスルー
プットが小さいことに加え、あるプロセッサから他のプ
ロセッサへの通信のための十分な性能向上が、送出元の
プロセッサのオペレーティングシステムによる入出力命
令作成によるオーバーへ、ドと受取側のソフトウェア処
理によるオーバーへ、ド等によ）達成できるという欠点
がある。
チャネルの入出力インク７エースのデータ転送のスルー
プットが小さいことに加え、あるプロセッサから他のプ
ロセッサへの通信のための十分な性能向上が、送出元の
プロセッサのオペレーティングシステムによる入出力命
令作成によるオーバーへ、ドと受取側のソフトウェア処
理によるオーバーへ、ド等によ）達成できるという欠点
がある。
本発明の目的は上述の欠点を解決し高性能のプロセッサ
間通信機能を＾備したマルチプロセッサシステムを提供
することにある。
間通信機能を＾備したマルチプロセッサシステムを提供
することにある。
本発明のシステムはそれぞれが主記憶、メモリ制御装置
および前記メモリ制御装置を介して前記主記憶をアクセ
スする中央処理装置を有する複数のプロセッサから構成
され、前記各プロセッサは独立なオペレーティングシス
テムで動作しかつ各プロセッサの前記メモリ制御装置間
にデータ転送インタフェイスを有するマル千プａセ、サ
シ不テムにおいて、前記複数のプロセッサのうち少なく
とも１つのプロセッサは前記メモリ制御装置に接続され
る共用メモリを有し前記各プロセッサは自プロセッサの
前記主記憶と前記共用メモリ間でデータ移送を制御する
手段と、自プ四セッサの前記主記憶と他のプロセッサの
前記共用メモリとの間で前記４ンタフエイスを介してデ
ータ移送を制御する手段とを有する。
および前記メモリ制御装置を介して前記主記憶をアクセ
スする中央処理装置を有する複数のプロセッサから構成
され、前記各プロセッサは独立なオペレーティングシス
テムで動作しかつ各プロセッサの前記メモリ制御装置間
にデータ転送インタフェイスを有するマル千プａセ、サ
シ不テムにおいて、前記複数のプロセッサのうち少なく
とも１つのプロセッサは前記メモリ制御装置に接続され
る共用メモリを有し前記各プロセッサは自プロセッサの
前記主記憶と前記共用メモリ間でデータ移送を制御する
手段と、自プ四セッサの前記主記憶と他のプロセッサの
前記共用メモリとの間で前記４ンタフエイスを介してデ
ータ移送を制御する手段とを有する。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、プロセ、す
１０および２０１周辺制御装置（以下ＰＣＵ ）８０，
８２，８４．および８５．および周辺装置（以下ＰＦ）
Ｒ）８１．８３．および８６から構成されている。前記
プロセッサ１０は、メインメモリ（以下ＭＭ）１１．メ
モリ制御装置（ＩＱ下ＭＣＵ ）１２．インタフェイス
アダプタ（以下ＡＤＰ）１３．中央処理装置（以下ＣＰ
Ｕ ） １４゜および入出力チャネル制御装置（以下Ｉ
ＯＣ） １５から構成されている。該ｌ０Ｃ１５はチャ
ネル制御装置（以下ＣＨＣ） １５０およびチャネル装
置ＣＨ１５１−１５８から構成されている。前記プロセ
ッサ２０はＭＭ２１．ＭＣＵ ２２．ＡＤＰ ２３゜Ｃ
ＰＵ ２４．ＩＯＣ２５および共用メモリ２６から構成
されている。該共用メモリ２６はＭＭ２１と同様にＭＣ
Ｕ ２２を介してＣＰＵ２４およびＡＤＰ２Ｂからアク
セスされる。
１０および２０１周辺制御装置（以下ＰＣＵ ）８０，
８２，８４．および８５．および周辺装置（以下ＰＦ）
Ｒ）８１．８３．および８６から構成されている。前記
プロセッサ１０は、メインメモリ（以下ＭＭ）１１．メ
モリ制御装置（ＩＱ下ＭＣＵ ）１２．インタフェイス
アダプタ（以下ＡＤＰ）１３．中央処理装置（以下ＣＰ
Ｕ ） １４゜および入出力チャネル制御装置（以下Ｉ
ＯＣ） １５から構成されている。該ｌ０Ｃ１５はチャ
ネル制御装置（以下ＣＨＣ） １５０およびチャネル装
置ＣＨ１５１−１５８から構成されている。前記プロセ
ッサ２０はＭＭ２１．ＭＣＵ ２２．ＡＤＰ ２３゜Ｃ
ＰＵ ２４．ＩＯＣ２５および共用メモリ２６から構成
されている。該共用メモリ２６はＭＭ２１と同様にＭＣ
Ｕ ２２を介してＣＰＵ２４およびＡＤＰ２Ｂからアク
セスされる。
ｌ０Ｃ２５はＣＨＣ２５０と複数のＣＨ２５１，・・・
。
。
２５８ とから構成サレ、各ＣＨ２！ｓ１．−，２５８
にはＰＣＵ８５ｔ−介してＰＥＲ８６が接続される。
にはＰＣＵ８５ｔ−介してＰＥＲ８６が接続される。
本実施例においてはＰＥＲ８３はディスク装置であシ、
本ディスク鋏置土のファイルはプロセッサｌＯと２０と
から共通にアクセスされる構成となりている。このよう
に異ったプロセッサ間でファイルを共有するようなシス
テムにおいて共有ファイルアクセスに関してプロセッサ
１０と２０との間で排他制御が必要となるため両プロセ
ッサ間での通信機能が必要となる。ｉた、システムを一
元的に運用するためのコンソール入出力の集中化および
ジ璽プ出力データの集中化等のためにも両プロセッサ間
のデータ転送と通信が必要となる。
本ディスク鋏置土のファイルはプロセッサｌＯと２０と
から共通にアクセスされる構成となりている。このよう
に異ったプロセッサ間でファイルを共有するようなシス
テムにおいて共有ファイルアクセスに関してプロセッサ
１０と２０との間で排他制御が必要となるため両プロセ
ッサ間での通信機能が必要となる。ｉた、システムを一
元的に運用するためのコンソール入出力の集中化および
ジ璽プ出力データの集中化等のためにも両プロセッサ間
のデータ転送と通信が必要となる。
本実施例における両プロセッサ間の共用メモリ２６を介
してのデータ転送と通信動作とについて詳細に説明する
。
してのデータ転送と通信動作とについて詳細に説明する
。
プロセッサｌＯおよび２０は自プロセッサのＭＭＩＩｉ
たは２１と共用メモリ２６との間のデータ移送命令を実
行する。各プロセッサのソフトウェアはこの命令の実行
によ〕共用メモリを介してデータ移送を行ない互いに通
信を行なう。
たは２１と共用メモリ２６との間のデータ移送命令を実
行する。各プロセッサのソフトウェアはこの命令の実行
によ〕共用メモリを介してデータ移送を行ない互いに通
信を行なう。
この命令は第２図に示す形式からなっている。命令３０
０はＷＯ〜２の３ワードから構成され。
０はＷＯ〜２の３ワードから構成され。
ＵＰ３００人は命令コードを、Ｐ几０３００Ｂは共用メ
モリの置かれるプロセッサ番号を、ＭＡＤＲ８３００Ｄ
はメインメモリ上のアドレスを、ＣＭＡＤＲ８３００Ｅ
は共用メモリ２６よりアドレスを、およびＴＡＬＬＹ３
００Ｃは転送データ量をそれぞれ示している。
モリの置かれるプロセッサ番号を、ＭＡＤＲ８３００Ｄ
はメインメモリ上のアドレスを、ＣＭＡＤＲ８３００Ｅ
は共用メモリ２６よりアドレスを、およびＴＡＬＬＹ３
００Ｃは転送データ量をそれぞれ示している。
メインメモリ１１から共用メモリ２６へのデータ転送時
には、ＭＡＤＲ８３００Ｄで示されるメインメモリアド
レスのデータが、ＣＭＡＤＨ８３００Ｅで示される共用
メモリアドレスにＴＡＬＬＹ３０００で指定されるバイ
ト数だけ移送される。共用メモリ２６からメインメモリ
１１への転送時には逆にＣＭａＩ）Ｒ８３００］３で示
される共用メモリアドレスのデータが、ＭＡＩ）Ｒ８３
００Ｄで示されるメインメモリアドレスにＴＡＬＬＹ３
０００で指定されるバイト数だけ移送される。
には、ＭＡＤＲ８３００Ｄで示されるメインメモリアド
レスのデータが、ＣＭＡＤＨ８３００Ｅで示される共用
メモリアドレスにＴＡＬＬＹ３０００で指定されるバイ
ト数だけ移送される。共用メモリ２６からメインメモリ
１１への転送時には逆にＣＭａＩ）Ｒ８３００］３で示
される共用メモリアドレスのデータが、ＭＡＩ）Ｒ８３
００Ｄで示されるメインメモリアドレスにＴＡＬＬＹ３
０００で指定されるバイト数だけ移送される。
次に、プロセッサ１０でのこの命令動作を詳細に説明す
る。
る。
ここで各プロセッサにはジャンパ指定によシあらかじめ
各プロセッサのプロセ、す番号が割付けられておシ、第
２図に示す命令のＰＲ０３００Ｂにはプロセッサ２０の
プロセッサ番号が設定されている。
各プロセッサのプロセ、す番号が割付けられておシ、第
２図に示す命令のＰＲ０３００Ｂにはプロセッサ２０の
プロセッサ番号が設定されている。
ＣＰＵ１４は命令ｔ−ＭＭＩＩから読出し、命令コード
がメインメモリと共用メモリとの間の移送命令でおると
、ＭＭＩＩと共用メモリ２６との実アドレスを第２図に
示す命令のＭＡＤＲ８３００ＤとＣＭＡＤ）１，８３０
０Ｅ！−から作成し、ＴＡＬＬＹ３００Ｃと合わせて第
１図に示すＡＤＰｌＢにＭＣＵ １２を介して移送し、
データ移送を要求する。
がメインメモリと共用メモリとの間の移送命令でおると
、ＭＭＩＩと共用メモリ２６との実アドレスを第２図に
示す命令のＭＡＤＲ８３００ＤとＣＭＡＤ）１，８３０
０Ｅ！−から作成し、ＴＡＬＬＹ３００Ｃと合わせて第
１図に示すＡＤＰｌＢにＭＣＵ １２を介して移送し、
データ移送を要求する。
ＭＭＩＩから共用メモリ２６への移送の場合、共用メモ
リ２６のアドレスとＴＡＬＬＹ３００Ｃの内容は人ＤＰ
１３からパス１５０ｔ−介して送られ、共用メモリ２６
への書込み指示を行なうとともに、ＭＭＩＩからデータ
が読出され、ＡＤＰ２３に順次移送される。ＡＤＰ ２
ＢはＡＤＰｌＢから送られた共用メモリアドレスを開始
番地として４ＤＰ１３から送られるデータを順次共用メ
モリ２６に書込む。
リ２６のアドレスとＴＡＬＬＹ３００Ｃの内容は人ＤＰ
１３からパス１５０ｔ−介して送られ、共用メモリ２６
への書込み指示を行なうとともに、ＭＭＩＩからデータ
が読出され、ＡＤＰ２３に順次移送される。ＡＤＰ ２
ＢはＡＤＰｌＢから送られた共用メモリアドレスを開始
番地として４ＤＰ１３から送られるデータを順次共用メ
モリ２６に書込む。
またＡＤＰｌＢおよび２３は転送毎にＴＡＬＬＹ３００
Ｃの値を転送データ量単位で減算し、その値が零になっ
た時に転送を終了させる。
Ｃの値を転送データ量単位で減算し、その値が零になっ
た時に転送を終了させる。
共用メモリ２６からＭＭＩＩへの移送命令の場合、ＡＤ
Ｐ １３は上記同様に共用メモリ２６のアドレスとＴＡ
ＬＬＹ３００Ｃの内容をＡＤＰ２３に送りたのち人ＤＰ
２３からデータが送られるのを待合わせる。ＡＤＰ ２
３は共用メモリ２６のデータ読出しを行ない順次パス１
５０ｔ−介してＡＤＰｌＢに移送する。ＡＤＰｌＢはこ
のデータをＭＡＤＲ８３００Ｄで指定されたＭＭＩＩの
アドレスに順次書込む、この転送動作はＴＡＬＬＹの値
が零になるまで実行される。ＭＭＩＩから共用メモリ２
６への、または共用メモリ２６からＭＭＩＩへのデータ
転送動作が終了すると、ＡＤＰ １３はＣＰＵ１４に対
して転送動作の終了を通知し、ＣＰＵ１４はこの通知に
よシ命令を完了し、次の命令に進む。
Ｐ １３は上記同様に共用メモリ２６のアドレスとＴＡ
ＬＬＹ３００Ｃの内容をＡＤＰ２３に送りたのち人ＤＰ
２３からデータが送られるのを待合わせる。ＡＤＰ ２
３は共用メモリ２６のデータ読出しを行ない順次パス１
５０ｔ−介してＡＤＰｌＢに移送する。ＡＤＰｌＢはこ
のデータをＭＡＤＲ８３００Ｄで指定されたＭＭＩＩの
アドレスに順次書込む、この転送動作はＴＡＬＬＹの値
が零になるまで実行される。ＭＭＩＩから共用メモリ２
６への、または共用メモリ２６からＭＭＩＩへのデータ
転送動作が終了すると、ＡＤＰ １３はＣＰＵ１４に対
して転送動作の終了を通知し、ＣＰＵ１４はこの通知に
よシ命令を完了し、次の命令に進む。
プロセッサ２０におけるＭＭ２１と共用メモリ２６との
間のデータ移送はＣＰＵ２４において命令のＰＲＣ３０
０Ｂによりプロセッサ２ｏのプロセ、す番号が指定され
実行される。
間のデータ移送はＣＰＵ２４において命令のＰＲＣ３０
０Ｂによりプロセッサ２ｏのプロセ、す番号が指定され
実行される。
ＭＭ２１から共用メモリ２６への移送命令の場合％ＣＰ
Ｕ２４はＭＡＤＲ８３００Ｄで示されるアドレスを開始
番地としてＭＣＵ２２ｔ−介してＭＭ２１の内容を読出
し、ＣＭＡＤＲ８３００Ｐｌ で示されるアドレスの共
用メモリ２６に順次書込む。
Ｕ２４はＭＡＤＲ８３００Ｄで示されるアドレスを開始
番地としてＭＣＵ２２ｔ−介してＭＭ２１の内容を読出
し、ＣＭＡＤＲ８３００Ｐｌ で示されるアドレスの共
用メモリ２６に順次書込む。
移送はＴＡＬＬＹ３００Ｃで示されるバイト数の移送動
作が終了するまで行なわれる。
作が終了するまで行なわれる。
共用メモリ２６からＭＭ２１への移送命令の場合、ＣＭ
ＡＤＩ（，８３００Ｅで示される共用メモリ２６のアド
レスからデータが読み出され、ＭＡＤ）ＬＳ３００Ｄで
示されるＭＭ２１のアドレスにデータが書き込まれる。
ＡＤＩ（，８３００Ｅで示される共用メモリ２６のアド
レスからデータが読み出され、ＭＡＤ）ＬＳ３００Ｄで
示されるＭＭ２１のアドレスにデータが書き込まれる。
ＣＰＵ ２４はＴＡＬＬＹ３００Ｃで示されるバイト数
のデータ移送が終了すると命令を終了し、次の命令を実
行する。
のデータ移送が終了すると命令を終了し、次の命令を実
行する。
以上のようにプロセラ？１０と２０とは共用メモリ２６
を共通にアクセスすることができ、両プロセッサ間の通
信を共用メモリへのデータ移送命令を使用することによ
シ実現できる。
を共通にアクセスすることができ、両プロセッサ間の通
信を共用メモリへのデータ移送命令を使用することによ
シ実現できる。
第１の実施例は２台のプロセッサからなる疎結合マルチ
プロセッサシステムの例でア）、プロセ、す台数が多数
のシステムについても本発明によシプロセ、す間の有効
な通信ができる。
プロセッサシステムの例でア）、プロセ、す台数が多数
のシステムについても本発明によシプロセ、す間の有効
な通信ができる。
第３図を参照すると、本発明の第２０実施例は４台のプ
ロセッサ３Ｇ、４０，５０．および６０から構成され、
各プロセ、すはＭ Ｍ ａ １＃ ４１ ｅ５１、およ
び６１． ＭＣＵ ３２１４２．５２．お 。
ロセッサ３Ｇ、４０，５０．および６０から構成され、
各プロセ、すはＭ Ｍ ａ １＃ ４１ ｅ５１、およ
び６１． ＭＣＵ ３２１４２．５２．お 。
よび６２．ＣＰＵ３４，４４．５４．および６４゜およ
びＩＯＣ３５＊ ４５＊ ５ Ｌおよび６５からそれぞ
れ構成され、各プロセッサ間を人ＤＰ３３゜４３．５３
．および６３１に介してそれぞれ接続している。
びＩＯＣ３５＊ ４５＊ ５ Ｌおよび６５からそれぞ
れ構成され、各プロセッサ間を人ＤＰ３３゜４３．５３
．および６３１に介してそれぞれ接続している。
また、プロセッサ５０および６０はそれぞれ共用メモリ
５６および６６１−、、持っている。
５６および６６１−、、持っている。
−各プロセ、責は第１の実施例で示したように、自プロ
セッサのメインメモリと他プロセツサまたは自プロセッ
サ内の共用メモリとの間でのデータ移送を実行する。
セッサのメインメモリと他プロセツサまたは自プロセッ
サ内の共用メモリとの間でのデータ移送を実行する。
プロセ、す６０内の共用メモリ６６を使用して通信する
場合、プロセッサ３０はあるＡＤＰ ３３と他のＡＤＰ
６３との間のパス７０３を介して、プロセ、す４０はあ
るＡＤＰ４３と他のＡＤＰ６３との間のパス７０６を介
して、プロセッサ５０はあるＡＤＰ ５３と他の人ＤＰ
６３との間のパス７０５ Ｋ−介シテ、プａセｙす６０
はＭ’ＣＵ６２を介して自プロセッサ内のＭＭと共用メ
モリ６６との間のデータ移送を行なう。
場合、プロセッサ３０はあるＡＤＰ ３３と他のＡＤＰ
６３との間のパス７０３を介して、プロセ、す４０はあ
るＡＤＰ４３と他のＡＤＰ６３との間のパス７０６を介
して、プロセッサ５０はあるＡＤＰ ５３と他の人ＤＰ
６３との間のパス７０５ Ｋ−介シテ、プａセｙす６０
はＭ’ＣＵ６２を介して自プロセッサ内のＭＭと共用メ
モリ６６との間のデータ移送を行なう。
また、たとえばプロセッサ６０が障害等により稼動でき
なくなシプロセ、す６０ｆニジステムから切離し、残シ
のプロセッサ３０＝ ４０ｔおよび５０だけでシステム
を構成した場合はプロセッサ５０内の共用メモリ５６を
使−用することにより各プロセッサ間の通信を実行する
。
なくなシプロセ、す６０ｆニジステムから切離し、残シ
のプロセッサ３０＝ ４０ｔおよび５０だけでシステム
を構成した場合はプロセッサ５０内の共用メモリ５６を
使−用することにより各プロセッサ間の通信を実行する
。
本実施例においては、プロセッサ５０と６０とに共用メ
モリを設けた場合について示したが、４台の全てのプロ
セッサ上に共用メモリを置くことも可能である。
モリを設けた場合について示したが、４台の全てのプロ
セッサ上に共用メモリを置くことも可能である。
さらに本実施例で示したＭＭと共用メモリ間のデータ移
送命令はデータ移送完了までを１つの命令とした場合に
ついて示し九が、ＭＭと他プロセツサ上の共用メモリと
の間でデータ移送する場合、ＣＰＵからＡＤＰへのデー
タ移送の指示が完了すると命令動作を終了し、次の命令
の実行に入る方法もある。この場合、ＣＰＵの命令実行
時間は短くなル、通信のための処理時間はさらに改善さ
れることになる。
送命令はデータ移送完了までを１つの命令とした場合に
ついて示し九が、ＭＭと他プロセツサ上の共用メモリと
の間でデータ移送する場合、ＣＰＵからＡＤＰへのデー
タ移送の指示が完了すると命令動作を終了し、次の命令
の実行に入る方法もある。この場合、ＣＰＵの命令実行
時間は短くなル、通信のための処理時間はさらに改善さ
れることになる。
本発明には他プロセツサへの通信データを高速で移送す
ること零でき、高性能かつ通信オーバーヘッドの少ない
高効率な処理ができるという効果がある。
ること零でき、高性能かつ通信オーバーヘッドの少ない
高効率な処理ができるという効果がある。
第１図は本発明の一実施例を示す図、第２図は本実施例
で用いられる命令の形式を示ナー、および第３図は本発
明の第２の実施例を示す図である。 第１図から第３図において、１０．２０．３Ｇ、・＋Ｏ
ｅ ｓｏ、 ｇｏ・・・・・・プ四セ、？、１１，２１
゜３１．４１．ｓｉｔ ６１・・・・・・メインメモ
リ％ １２゜２２．３２，４２，５２．６２・・・・・
・メモリ制御装置、１３，２３，３３，４３，５３．６
３・・・・・・インタフェースアダプタ、１４，２４１
３４，４４゜５４．６４・・・・・・中央処理装置、１
５，２５，３５゜４５．５５．６５・・・・・・入出力
チャネル制御装置、２６．５６．６６・旧・・共用メモ
リ、ｔ５Ｌ １５８゜２５１．２５８・・・・・・チ
ャネル装置、８０，８２゜８４．８５・・・・・・周辺
制御装置、８１，８３．８６・・・・・・周辺装置、Ｚ
ｏｏ 〜１０３，１５０，２００〜２０４．２５０〜２
５７，３０１〜３０４．４０１〜４０４．５０１〜５０
５，６０１〜６０５，７００〜７０６・・・・・・接続
ライン、３００・・・・・・命令ワード。 讐１回 早２し１
で用いられる命令の形式を示ナー、および第３図は本発
明の第２の実施例を示す図である。 第１図から第３図において、１０．２０．３Ｇ、・＋Ｏ
ｅ ｓｏ、 ｇｏ・・・・・・プ四セ、？、１１，２１
゜３１．４１．ｓｉｔ ６１・・・・・・メインメモ
リ％ １２゜２２．３２，４２，５２．６２・・・・・
・メモリ制御装置、１３，２３，３３，４３，５３．６
３・・・・・・インタフェースアダプタ、１４，２４１
３４，４４゜５４．６４・・・・・・中央処理装置、１
５，２５，３５゜４５．５５．６５・・・・・・入出力
チャネル制御装置、２６．５６．６６・旧・・共用メモ
リ、ｔ５Ｌ １５８゜２５１．２５８・・・・・・チ
ャネル装置、８０，８２゜８４．８５・・・・・・周辺
制御装置、８１，８３．８６・・・・・・周辺装置、Ｚ
ｏｏ 〜１０３，１５０，２００〜２０４．２５０〜２
５７，３０１〜３０４．４０１〜４０４．５０１〜５０
５，６０１〜６０５，７００〜７０６・・・・・・接続
ライン、３００・・・・・・命令ワード。 讐１回 早２し１
Claims (1)
- それぞれが主記憶、メモリ制御装置、および前記メモリ
制御装置を介して前記主記憶をアクセスする中央感層装
置を有する複数のプロセ、すから構成され、前記各プロ
セッサは独立なオペレーティングシステムで動作しかつ
各プロセ、すの前記メモリ制御装置間にデータ転送イン
タフェイスを有スるマルチプロセッサシステムにおいて
、前記複数のプロセッサのうち少なくとも１つのプロセ
、す″は前記メモリ制御装置に接続される共用メモリを
有し、前記各プロセッサは自プロセッサの前記主記憶と
前記共用メモリとの間でデータ移送を制御する手段と、
自プロセッサの前記主記憶と他のプロセ、すの前記共用
メモリとの間で前記インクフェイスを介してデータ移送
を制御する手段とを有することを特徴とするマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587381A JPS5848158A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587381A JPS5848158A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848158A true JPS5848158A (ja) | 1983-03-22 |
Family
ID=15395018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587381A Pending JPS5848158A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848158A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
-
1981
- 1981-09-16 JP JP14587381A patent/JPS5848158A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
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