JPS5848159A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS5848159A JPS5848159A JP14587481A JP14587481A JPS5848159A JP S5848159 A JPS5848159 A JP S5848159A JP 14587481 A JP14587481 A JP 14587481A JP 14587481 A JP14587481 A JP 14587481A JP S5848159 A JPS5848159 A JP S5848159A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- shared memory
- processors
- main memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置におけるマルチプロセ、サシう
つトムに関する。
つトムに関する。
従来、データ処理システムの性能および信頼性を向上さ
せる手段として、複数台のプロセッサによシシステムを
構成するマルチプロセッサシステムが実現されている。
せる手段として、複数台のプロセッサによシシステムを
構成するマルチプロセッサシステムが実現されている。
このマルチプロセッサシステムの構成には以下の２種類
が知られている。
が知られている。
１つは複数台のプロセッサが共通の主記憶（以下メイン
メモリ）をアクセスし、システムは１つや毎にメインメ
モリを有し、各プロセッサ上で動くオペレーティングシ
ステム紘それぞれ独立表ものである疎結合マルチプロセ
ッサシステムでＴｏゐ。
メモリ）をアクセスし、システムは１つや毎にメインメ
モリを有し、各プロセッサ上で動くオペレーティングシ
ステム紘それぞれ独立表ものである疎結合マルチプロセ
ッサシステムでＴｏゐ。
また、疎結合マルチプロセッサシステムの各プロセッサ
が密結合マルチプロセッサシステムで構成されるシステ
ム構成もある。
が密結合マルチプロセッサシステムで構成されるシステ
ム構成もある。
疎結合マルチプロセッサシステムは密結合マルチプロセ
ッサシステムに比べて、大きなシステムを構成でき、シ
ステム拡張が容易で、システム信頼度が向上し、異なる
タイプのプロセッサを結合できる岬の利点があ“る。
ッサシステムに比べて、大きなシステムを構成でき、シ
ステム拡張が容易で、システム信頼度が向上し、異なる
タイプのプロセッサを結合できる岬の利点があ“る。
疎結合マルチプロセッサシステムにおいてはプロセッサ
間の通信機能が必要であるが、従来用いられていたプロ
セラを間の通信では、各プロセーサの入出力チャネル間
をチャネル間結合（Ｃａｎｎｅ １ｔｏ Ｃａｎｎｅｌ
） （以下ＣＴＣ） アダプタを介して接続する構
成が採られている。
間の通信機能が必要であるが、従来用いられていたプロ
セラを間の通信では、各プロセーサの入出力チャネル間
をチャネル間結合（Ｃａｎｎｅ １ｔｏ Ｃａｎｎｅｌ
） （以下ＣＴＣ） アダプタを介して接続する構
成が採られている。
ところが、このＣＴＣアダプタを一部する構成では、入
出力チャネルの大出力インクフェイスのデータ転送′の
スループットが小さいことに加え、あるプロセッサから
他のプロセッサへの通イ含のための十分表性能向上が送
出先のプロセッサのオペレーティングシステムによる入
出力命令作成によるオーバーヘッドと受取ｐ側のソフト
ウェア処１１によるオーバーヘッド等によシ達成できな
いという欠点がある。
出力チャネルの大出力インクフェイスのデータ転送′の
スループットが小さいことに加え、あるプロセッサから
他のプロセッサへの通イ含のための十分表性能向上が送
出先のプロセッサのオペレーティングシステムによる入
出力命令作成によるオーバーヘッドと受取ｐ側のソフト
ウェア処１１によるオーバーヘッド等によシ達成できな
いという欠点がある。
本−発男の目的は上述の欠点を解決し高性能のプロセッ
サ間通信機能を具備したマルチプロセッサシステムを提
供することにある。
サ間通信機能を具備したマルチプロセッサシステムを提
供することにある。
本発明のシステムは、それぞれが主記憶、メモリ制御装
置、前記メモリ制御装置を介して前記主記憶をアクセス
する中央処理装置およびインタ７工イス制御部を有する
複数のプロセッサから構成され、前記各プ鴛セッサは独
立なオペレーティングシステムで動作しかつ各プロセッ
サの前記インタフェイス制御部間にデータ転送インタ７
エイスを有すゐマルチプロセッサシステムにおいて、前
記複数のプロセッサのうち少なくとも１つのプ薗セッナ
は前記主記憶の一部を共用メモリとして割付は前記中央
処理装置および前記インタ７工イス制御部からアクセス
する手段と、 前町プ四セッサは前記主記憶と前記共用メモリとの間で
データ移送を制御する手段と、前記主記憶と他のプロセ
ッサの前記共用メモリとの間で前記インタフェイスを介
してデータ移送を制御する手段とを有する。
置、前記メモリ制御装置を介して前記主記憶をアクセス
する中央処理装置およびインタ７工イス制御部を有する
複数のプロセッサから構成され、前記各プ鴛セッサは独
立なオペレーティングシステムで動作しかつ各プロセッ
サの前記インタフェイス制御部間にデータ転送インタ７
エイスを有すゐマルチプロセッサシステムにおいて、前
記複数のプロセッサのうち少なくとも１つのプ薗セッナ
は前記主記憶の一部を共用メモリとして割付は前記中央
処理装置および前記インタ７工イス制御部からアクセス
する手段と、 前町プ四セッサは前記主記憶と前記共用メモリとの間で
データ移送を制御する手段と、前記主記憶と他のプロセ
ッサの前記共用メモリとの間で前記インタフェイスを介
してデータ移送を制御する手段とを有する。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例はプクセッサ１
０および２０、周辺制御装置（以下ＰＣＵ）ｇｏ、８−
２．ｓｊおよび８５．および周辺装置（以下ＰＥＲ）８
１．８３および８６から構成されている。前記プロセ、
す１０はメインメモリ・（以下ＭＭ）１１ｅ メモリ制
御装置（以下ＭＣＵ ）１２、インタ７工イス制御部（
以下ＩＣＬ）１：３゜中央処理装置（以下ＣＰＵ）１４
および入出力チャネル制御装置（以下ＩＯＣ）から構成
されている。該１．ＯＣ１５はチャネル制御装置（以下
ＣＭＣ）１５０およびチャ、ネル装置ＣＨ１５１−１５
８から構成されている。前記プロセッサ２０はＭＭ２１
１レジスタ２７を有するＭＣＵ ２２．ＡＤＰ ２３゜
ＣＰＵ ２４．ＩＵＣ２５およびＭＭ２１の一部に割染
付けられた共用メモリ２６から構成されている。
０および２０、周辺制御装置（以下ＰＣＵ）ｇｏ、８−
２．ｓｊおよび８５．および周辺装置（以下ＰＥＲ）８
１．８３および８６から構成されている。前記プロセ、
す１０はメインメモリ・（以下ＭＭ）１１ｅ メモリ制
御装置（以下ＭＣＵ ）１２、インタ７工イス制御部（
以下ＩＣＬ）１：３゜中央処理装置（以下ＣＰＵ）１４
および入出力チャネル制御装置（以下ＩＯＣ）から構成
されている。該１．ＯＣ１５はチャネル制御装置（以下
ＣＭＣ）１５０およびチャ、ネル装置ＣＨ１５１−１５
８から構成されている。前記プロセッサ２０はＭＭ２１
１レジスタ２７を有するＭＣＵ ２２．ＡＤＰ ２３゜
ＣＰＵ ２４．ＩＵＣ２５およびＭＭ２１の一部に割染
付けられた共用メモリ２６から構成されている。
メインメモリ１１の一部を共用メモリ２６用の別メモリ
空間としてアクセスするときにはＭＣｔ）２２内のレジ
スタ２７が使用される５次にこのアクセス制御を第２図
を参照して説明する。
空間としてアクセスするときにはＭＣｔ）２２内のレジ
スタ２７が使用される５次にこのアクセス制御を第２図
を参照して説明する。
第２図を参照すると、ＭＭ２１は共用メモリ部２６と本
来のプロセッサ２０内ソフトウエア処理に使用されるメ
インメモリ部２９とに分割され、共用メモリ部２６が低
位のアドレス域に割付けられている一レジスタ２７には
メモリ部２９の開始アドレスである人が設定されてお３
７、ＭＣＵ２２に接続されるＣＰＵ ２４．ＩＯＣ２５
およびＩＣＬ２３からのＭＭ２１に対するアクセスコマ
ンドに上シ以下のアドレス修飾が行なわれ、ＭＭ２１の
アクセスが行なわれる。
来のプロセッサ２０内ソフトウエア処理に使用されるメ
インメモリ部２９とに分割され、共用メモリ部２６が低
位のアドレス域に割付けられている一レジスタ２７には
メモリ部２９の開始アドレスである人が設定されてお３
７、ＭＣＵ２２に接続されるＣＰＵ ２４．ＩＯＣ２５
およびＩＣＬ２３からのＭＭ２１に対するアクセスコマ
ンドに上シ以下のアドレス修飾が行なわれ、ＭＭ２１の
アクセスが行なわれる。
コマンドが共用メモリ２６に対するアクセスの場合は、
要求元からのアドレス２８の内容ａがその１１ＭＭ２１
のアドレスとして使用されＭＭ２１をアクセスする。す
なわちアドレス２５２の内容によ１ＭＭ２１００番地か
らのアドレスで共用メモリ２６をアクセスすることにな
る。
要求元からのアドレス２８の内容ａがその１１ＭＭ２１
のアドレスとして使用されＭＭ２１をアクセスする。す
なわちアドレス２５２の内容によ１ＭＭ２１００番地か
らのアドレスで共用メモリ２６をアクセスすることにな
る。
この時、アドレスａが共用メモリ２６の最大ナトレスｍ
を越えた場合には例外とな！ｌ）、ＭＭ２１のアクセス
が抑止される。
を越えた場合には例外とな！ｌ）、ＭＭ２１のアクセス
が抑止される。
コマンドがメインメモリ部２９をアクセスする場合には
、そのアドレス畠にレジスタ２７の内容人が加算され、
セ〇−加算結果２５３によｊｌ）ＭＭ２１がアクセスさ
れる。
、そのアドレス畠にレジスタ２７の内容人が加算され、
セ〇−加算結果２５３によｊｌ）ＭＭ２１がアクセスさ
れる。
従ってソフトウェアから見たメインメモリアドレスは共
用メモリ２６の有無にか＼わらず同一である。
用メモリ２６の有無にか＼わらず同一である。
また、本実施例の場合、ＣＰＵ２４からのコマンドは共
用メモリ２６とメインメモリ２１との両方に対するアク
セス−を許すが、ｌ００２５からはメインメモリ２１に
対するアクセスコマンドだけが、ＡＤＰ２３から線共用
メモリ２６に対するアクセスコマンドだけが可能でアシ
、本条件を遠退した場合はＭＭ２１のアクセスが抑止さ
れ、要求元にエラーステータスが報告される。
用メモリ２６とメインメモリ２１との両方に対するアク
セス−を許すが、ｌ００２５からはメインメモリ２１に
対するアクセスコマンドだけが、ＡＤＰ２３から線共用
メモリ２６に対するアクセスコマンドだけが可能でアシ
、本条件を遠退した場合はＭＭ２１のアクセスが抑止さ
れ、要求元にエラーステータスが報告される。
ＩＯ（’２５はＣＨＣ２５０と複数のＣＨ２，５１−２
５８とから構成され、各ＣＨ，にはＰＣＵを介してＦＩ
Ｒが接続される。本実施例においてはＰＥＲ８３はディ
スク装置であり、本ディスク鋏置上のファイルはプ宵セ
ッサ１０と２０とから共通にアクセスされる。
５８とから構成され、各ＣＨ，にはＰＣＵを介してＦＩ
Ｒが接続される。本実施例においてはＰＥＲ８３はディ
スク装置であり、本ディスク鋏置上のファイルはプ宵セ
ッサ１０と２０とから共通にアクセスされる。
このように異りたプロセッサ間でファイルを共有するよ
うなシステムにおいて共有ファイルアクセスに関してプ
ロセッサ１０と２０との間で排他−制御が必要となるた
め、両プ薗セッナ間での通信機能が必要々なる。また、
システムを一元的に運用するためのコンソール入出力の
集中化およびジ、プ出力データの集中化等のためにも両
プロセッサ間のデータ転送と通信が必要となる。
うなシステムにおいて共有ファイルアクセスに関してプ
ロセッサ１０と２０との間で排他−制御が必要となるた
め、両プ薗セッナ間での通信機能が必要々なる。また、
システムを一元的に運用するためのコンソール入出力の
集中化およびジ、プ出力データの集中化等のためにも両
プロセッサ間のデータ転送と通信が必要となる。
本実施例における両プロセッサ間の共用メモリ２６を介
してのデータ転送、と通信動作とについて詳細に説明す
る。
してのデータ転送、と通信動作とについて詳細に説明す
る。
プロセッサ１Ｇは自プ四セッサのＭＭＩＩと、ＭＭ２１
内の共用メモリ２６との間のプロセッサ２０はＭＭ２１
内Ｑメ、モリ２９と共用メモリ２６間のデータ移送命令
を実行する。各プロセッサのソフトウェアはこの命令の
実行によシ共用メモリを介してデータ移送を行ない互い
に通信を行表う。
内の共用メモリ２６との間のプロセッサ２０はＭＭ２１
内Ｑメ、モリ２９と共用メモリ２６間のデータ移送命令
を実行する。各プロセッサのソフトウェアはこの命令の
実行によシ共用メモリを介してデータ移送を行ない互い
に通信を行表う。
この命令は第３図に示す形式からなっている。命令３０
０はＷＯ〜２の３ワードから構成され、０Ｆ３００人は
命令コードを、ＰＲ０３００Ｂは共用メモリの置かれる
プロセッサ番号を、ＭＡＤ１％８３００Ｄはメインメモ
リ上のアドレスを、ＣＭＡＤ８３００Ｅは共用メモリ２
６よ〉アドレスを、およびＴＡＬＬＹ３００Ｃは転送デ
ータ量をそれぞれ示している。
０はＷＯ〜２の３ワードから構成され、０Ｆ３００人は
命令コードを、ＰＲ０３００Ｂは共用メモリの置かれる
プロセッサ番号を、ＭＡＤ１％８３００Ｄはメインメモ
リ上のアドレスを、ＣＭＡＤ８３００Ｅは共用メモリ２
６よ〉アドレスを、およびＴＡＬＬＹ３００Ｃは転送デ
ータ量をそれぞれ示している。
メインメモリ１１から共用メ′モリ２６へのデータ転送
時には、ＭＡＤＲ８３００Ｄで示されるメインメモリア
ドレスのデータが、ＣＭＡＤＲ８３００Ｅゼ示される共
用メモリアドレスにＴＡＬＬＹ３００Ｃで指定されるバ
イト数だけ移送される。共用メモリ２６からメインメモ
リ１１への転送時には、逆にＣＭＡＤＲ８３００１ｆで
示される共用メモリアドレスのデータが、ＭＡＤＲ８３
００Ｄで示されるメインメモ１ノアドレスにＴＡＬＬＹ
３００Ｃで指定されるバイト数だけ移送される。
時には、ＭＡＤＲ８３００Ｄで示されるメインメモリア
ドレスのデータが、ＣＭＡＤＲ８３００Ｅゼ示される共
用メモリアドレスにＴＡＬＬＹ３００Ｃで指定されるバ
イト数だけ移送される。共用メモリ２６からメインメモ
リ１１への転送時には、逆にＣＭＡＤＲ８３００１ｆで
示される共用メモリアドレスのデータが、ＭＡＤＲ８３
００Ｄで示されるメインメモ１ノアドレスにＴＡＬＬＹ
３００Ｃで指定されるバイト数だけ移送される。
次に、−プロセッサ１０でのこの命令動作を詳細に説明
する。
する。
仁こで各プロセッサにはジャンパ指定によシあらかじめ
各プロセ、すのプロセッサ番号が割付けられておｐ％＃
Ｉ２図に示す命令の２１％Ｇ３００ Ｂにはプロセッ
サ間０のプロセッサ番号が設定されている。
各プロセ、すのプロセッサ番号が割付けられておｐ％＃
Ｉ２図に示す命令の２１％Ｇ３００ Ｂにはプロセッ
サ間０のプロセッサ番号が設定されている。
ＣＰＵ１４ａ命令をＭＭＩＩから読出し、命令コードが
メインメモリと共用メモリとの間のｉ送命令であると％
ＭＭＩＩと共用メモリ２６との実アドレスを第２図に示
す命令のＭＡＤＲ８３００ＤとＣＭＡＤＲ８３００Ｆｌ
とから作成し、ＴＡＬＬＹ３００Ｃと合わせて第１図に
示すＩＣＬｌＢにＭＣＵ１２を介して移送し、データ移
送を要求する。
メインメモリと共用メモリとの間のｉ送命令であると％
ＭＭＩＩと共用メモリ２６との実アドレスを第２図に示
す命令のＭＡＤＲ８３００ＤとＣＭＡＤＲ８３００Ｆｌ
とから作成し、ＴＡＬＬＹ３００Ｃと合わせて第１図に
示すＩＣＬｌＢにＭＣＵ１２を介して移送し、データ移
送を要求する。
ＭＭＩＩから共用メモリ２６への移送の場合、共用メモ
リ２６のアドレスとＴＡＬＬＹ３００Ｃ，の内容はＩＣ
Ｌ １・３からパス１５Ｇを介して送られ、共用メモリ
２６への書込み指示を行なうとともに、ＭＭＩＩからデ
ータが続出され、ＩＣＬ２３に順次移送される。ＩＣＬ
２３はＩＣ’１１３から送られた共用メモリアドレスを
開始番地としてＩＣＬ１３から送られるデータを順次共
用メモリ２６に書込む。
リ２６のアドレスとＴＡＬＬＹ３００Ｃ，の内容はＩＣ
Ｌ １・３からパス１５Ｇを介して送られ、共用メモリ
２６への書込み指示を行なうとともに、ＭＭＩＩからデ
ータが続出され、ＩＣＬ２３に順次移送される。ＩＣＬ
２３はＩＣ’１１３から送られた共用メモリアドレスを
開始番地としてＩＣＬ１３から送られるデータを順次共
用メモリ２６に書込む。
またＩＣＬ １３Ｔｈよび２３は転送毎にＴＡＬＬＹ３
００Ｃの値を転送データ量単位で減算し、その値が零に
なった時に転送を終了させる。
００Ｃの値を転送データ量単位で減算し、その値が零に
なった時に転送を終了させる。
共用メモリ２６からＭＭＩＩへの移送命令や場合、ＩＣ
Ｌ１３は上記同様に共用メモリ２６のアＦしｘとＴＡＬ
ＬＹ３００Ｃｏ内容をＩＣＬ２３に送りたのちＩＣＬ２
３からデータが送られるのを待合わせる。ＩＣＬ ２Ｂ
は共用メモリ２６のデータ読出しを行ない順次パス１５
０を介してＩＣＬ１３に移送ｆ；ｂ、ＩＣＬ −１３ｔ
ｉコノチーｊｌｌｔｌｌｉＡＤＲ８３００Ｄで指定され
たＭＭＩＩのアドレスに１次書込む、この転送動作はＴ
ＡＬＬＹの値が零になるまで実行される。ＭＭＩＩから
共用メモリ２６への、またｉ共用メモ５ｔ ２６からＭ
ＭＩＩへのデータ転送動作が終了すると、ＩＣＬ１３は
ＣＰＵ１４に対して転送動作の終了を通知し、ＣＰＵ１
４はこの通知によシ命令を完了し、次の命令に進む。
Ｌ１３は上記同様に共用メモリ２６のアＦしｘとＴＡＬ
ＬＹ３００Ｃｏ内容をＩＣＬ２３に送りたのちＩＣＬ２
３からデータが送られるのを待合わせる。ＩＣＬ ２Ｂ
は共用メモリ２６のデータ読出しを行ない順次パス１５
０を介してＩＣＬ１３に移送ｆ；ｂ、ＩＣＬ −１３ｔ
ｉコノチーｊｌｌｔｌｌｉＡＤＲ８３００Ｄで指定され
たＭＭＩＩのアドレスに１次書込む、この転送動作はＴ
ＡＬＬＹの値が零になるまで実行される。ＭＭＩＩから
共用メモリ２６への、またｉ共用メモ５ｔ ２６からＭ
ＭＩＩへのデータ転送動作が終了すると、ＩＣＬ１３は
ＣＰＵ１４に対して転送動作の終了を通知し、ＣＰＵ１
４はこの通知によシ命令を完了し、次の命令に進む。
プロセッサ２ＯＫおけるＭＭ２１内のメインメモリ２９
と共用メモリー６との間のデータ移送紘ＣＰＵ ２４Ｋ
Ｔｈ１．Ａテ命令０ＰＲＣ３００ＢＫｌプーセ２す２ｏ
のグａ −ｉ 、す番号が指定され実行される。
と共用メモリー６との間のデータ移送紘ＣＰＵ ２４Ｋ
Ｔｈ１．Ａテ命令０ＰＲＣ３００ＢＫｌプーセ２す２ｏ
のグａ −ｉ 、す番号が指定され実行される。
メインメモリ２９から共用メモリ２６への移送命令ｔ）
場合、ＣＰＵ ２４ ハｍＡｎＢｓ ｓ ｏ ｏ ｎテ
示されるアドレスを開始番地としてメインメモリアーク
セスコマンドによ゛ルＭＣυ２２を介してＭＭ２１の内
容を読出し、ＣＭＡＤＲ８１１００Ｂで示されるアドレ
スの共用メモリ２６に共用メモリアクセスコマンドによ
シ履次書込む。
場合、ＣＰＵ ２４ ハｍＡｎＢｓ ｓ ｏ ｏ ｎテ
示されるアドレスを開始番地としてメインメモリアーク
セスコマンドによ゛ルＭＣυ２２を介してＭＭ２１の内
容を読出し、ＣＭＡＤＲ８１１００Ｂで示されるアドレ
スの共用メモリ２６に共用メモリアクセスコマンドによ
シ履次書込む。
移送動作はＴＡＬＬＹ３００Ｃで示されるバイト数の移
送動作が終了するまで行なわれる。
送動作が終了するまで行なわれる。
共用メモリ２６からメインメモリ２９への移送命令ｏ場
合、ＣＭＡＤＲ８３００１ｉ１で示される共用メモリア
クセスコマンドにょル共用メモリ２６のアドレスからデ
ータが読み出され、メ”インメモリナクセスコマンドで
ＭＡＤＲ８３００Ｄで尽されるメインメモリ２９の７ド
レズにデータが書き込宜れる。
合、ＣＭＡＤＲ８３００１ｉ１で示される共用メモリア
クセスコマンドにょル共用メモリ２６のアドレスからデ
ータが読み出され、メ”インメモリナクセスコマンドで
ＭＡＤＲ８３００Ｄで尽されるメインメモリ２９の７ド
レズにデータが書き込宜れる。
ＣＰＵ２４はＴＡＬＬＹ３００Ｃで示されるバイト数の
データ移送が終了すると命令を終了し、次の命令を実行
する。
データ移送が終了すると命令を終了し、次の命令を実行
する。
以上のようにプロセッサ１０と２０とは共用メモリ２６
を共通にアクセスすることができ、両プロセッサ間の通
信を共用メモリ２６へのデータ移送命令東使用すること
によ〕実−できる。
を共通にアクセスすることができ、両プロセッサ間の通
信を共用メモリ２６へのデータ移送命令東使用すること
によ〕実−できる。
第１の実施例は２台のプ筒セッサからなる疎結合マルチ
プ薗セッサシステムの例であシ、プロセッサ台数が多数
のシステムにりいても本発明によ〉プロセッサ間の有効
な通信ができる。
プ薗セッサシステムの例であシ、プロセッサ台数が多数
のシステムにりいても本発明によ〉プロセッサ間の有効
な通信ができる。
第４図を参照すると、本発明の第２の実施例は４台のプ
ロセラ１Ｆ”３０．４０．５Ｑ、および６０から構成さ
れ、各ノロセ、すはＭＭ３ Ｌ ４ ｌ５５１、および
°６１．ＭＣＵ ３２，４２，５２．および６２．ＣＰ
Ｕ５４，４４，５４．および６４゜およびＩＯＣ３５，
４５，１５５二および６５からそれぞれ構成され、各プ
ロセッサ間をＩＣＬ’ａ３９４３．５３．および６３を
介してそれぞれ接続している。
ロセラ１Ｆ”３０．４０．５Ｑ、および６０から構成さ
れ、各ノロセ、すはＭＭ３ Ｌ ４ ｌ５５１、および
°６１．ＭＣＵ ３２，４２，５２．および６２．ＣＰ
Ｕ５４，４４，５４．および６４゜およびＩＯＣ３５，
４５，１５５二および６５からそれぞれ構成され、各プ
ロセッサ間をＩＣＬ’ａ３９４３．５３．および６３を
介してそれぞれ接続している。
また、プロセッサ５０のＭＭＩＩには共用メモリ６６が
割付けられている。
割付けられている。
各プロセッサは第１の実施例で示したように、自プロセ
ッサのメインメモリと他プ關セッサまたは６１党セッサ
内の共用メモリとの間で□のデータ移送を実行する。
ッサのメインメモリと他プ關セッサまたは６１党セッサ
内の共用メモリとの間で□のデータ移送を実行する。
プ四セッ？６０内の共用メモリ６６を使用して通信する
場合、プロセ、す３ｏ紘あるＩＣＬ３３と他のＩＣＬ６
３との間のパス７０３を介して、プロセラ−ｆ４０はあ
るＩＣＬ４３と他のＩＣＬ６３”、との間のパス７０６
を介して、グ買セッナ５ｏ紘あるＩＣＬ５３と他のＩＣ
Ｌ６３との間のパス７０５を介して、プロセッサ６０は
ＭＣＵ６２を介して自プロセッサのＭＭ６１内０共用メ
モリ６６とメインメモリエリアとの間でデータ移送を行
なう。
場合、プロセ、す３ｏ紘あるＩＣＬ３３と他のＩＣＬ６
３との間のパス７０３を介して、プロセラ−ｆ４０はあ
るＩＣＬ４３と他のＩＣＬ６３”、との間のパス７０６
を介して、グ買セッナ５ｏ紘あるＩＣＬ５３と他のＩＣ
Ｌ６３との間のパス７０５を介して、プロセッサ６０は
ＭＣＵ６２を介して自プロセッサのＭＭ６１内０共用メ
モリ６６とメインメモリエリアとの間でデータ移送を行
なう。
また、良とえはプロセッサ６ｏが障害等によ〕稼働でき
なくなｐ１プロセッ？６０をシステムから切離し、残シ
のプロセラｔ３０．４０．および５０だけでシステムを
構成した場合はプロセッサ５０内のＭＭ５１の一部を共
用メモリとして割付けこの共用メモリを使用することに
よ１７％プ四セッサ間の通信を実行する。
なくなｐ１プロセッ？６０をシステムから切離し、残シ
のプロセラｔ３０．４０．および５０だけでシステムを
構成した場合はプロセッサ５０内のＭＭ５１の一部を共
用メモリとして割付けこの共用メモリを使用することに
よ１７％プ四セッサ間の通信を実行する。
また、他のプロセッサ３０と４０においても各々のＭＭ
３１と４１の一部を共用メモリとして割付けることは可
能である。
３１と４１の一部を共用メモリとして割付けることは可
能である。
セらに本実施例で示したＭＭと共用メモリ間のデータ移
送命令はデータ移送完了までを１つめ命令とした場合に
ついて示したが、ＭＭと他プロセ、す上の共用メモリと
の間でデータ移送する場合１、ＣＰＵからＩＣＬへのデ
ータ移送の指示が完了す ′ると命令動作を終了し、次
の命令の実行に入る方法もある。この場４、ＣＰＵの命
令実行時間は短くなシ、通信−のための処理時間はさら
に改善される。
送命令はデータ移送完了までを１つめ命令とした場合に
ついて示したが、ＭＭと他プロセ、す上の共用メモリと
の間でデータ移送する場合１、ＣＰＵからＩＣＬへのデ
ータ移送の指示が完了す ′ると命令動作を終了し、次
の命令の実行に入る方法もある。この場４、ＣＰＵの命
令実行時間は短くなシ、通信−のための処理時間はさら
に改善される。
本発明には他プ冒セッサへの通信データを高速で移送す
る５とができ、真性−かり通信オー／り一ヘッドの少な
い高効率な処理ができるという効果がある。
る５とができ、真性−かり通信オー／り一ヘッドの少な
い高効率な処理ができるという効果がある。
第１図線本発１ｌｌｌメー実施例を示す図、第２図紘一
部を共用メモリとしてアクセス する動作を一部する丸めの図、第３図は本実施例で用い
られる命令の形式を示す図、訃よび第４図は本発明の第
２の実施例を示す図である。 第１図から第４１１に＆ｈて、１０，２０，３０゜４０
ｓ ｓ”ｏ、ｇｏ・・・・・・プロセ、す、ｔｔ、２Ｌ
−３１，４１，５１，６１・・・・・・メインメモリ％
１２゜２２．３’２．４２，５２．６２・・・・・・
メモリ制御装置、１３，２３，３３，４３．５３．６３
・・・・・・インク７工イス制御部、１４＊ ２４＊
３４＊ ４４＊５４．６４・・・・・・中央処理装置、
１！ｉｓ ２５ｔ ３５ｅ４Ｌ ！！５．６５−・・・
・・入出力チャネル制御装置、２６ 、 ６６−−−−
−−共用メモ’１ ％１５ Ｌ １５８ｅ１４ｉｓ２５
８・・・・・・チャネル装置、２７・・・・・・レジス
タ、２８・・・・・・アドレス、２９・・・・・・メイ
ンメモリ、２５０〜２５３・・・・・・アドレス情報、
ｇｏ、８Ｌ ８４１８ト・・・・・周辺制御装置、８Ｌ
８Ｌ ８６・・・・・・周 ′辺装置、１００〜１
０３，１８０．２０１〜２０４゜２５０〜２５７．３０
１〜３０４．４０１〜４０４゜５０１．５０４，６０１
〜６０％、７００〜７０６・・・・・・ｖ−１田
部を共用メモリとしてアクセス する動作を一部する丸めの図、第３図は本実施例で用い
られる命令の形式を示す図、訃よび第４図は本発明の第
２の実施例を示す図である。 第１図から第４１１に＆ｈて、１０，２０，３０゜４０
ｓ ｓ”ｏ、ｇｏ・・・・・・プロセ、す、ｔｔ、２Ｌ
−３１，４１，５１，６１・・・・・・メインメモリ％
１２゜２２．３’２．４２，５２．６２・・・・・・
メモリ制御装置、１３，２３，３３，４３．５３．６３
・・・・・・インク７工イス制御部、１４＊ ２４＊
３４＊ ４４＊５４．６４・・・・・・中央処理装置、
１！ｉｓ ２５ｔ ３５ｅ４Ｌ ！！５．６５−・・・
・・入出力チャネル制御装置、２６ 、 ６６−−−−
−−共用メモ’１ ％１５ Ｌ １５８ｅ１４ｉｓ２５
８・・・・・・チャネル装置、２７・・・・・・レジス
タ、２８・・・・・・アドレス、２９・・・・・・メイ
ンメモリ、２５０〜２５３・・・・・・アドレス情報、
ｇｏ、８Ｌ ８４１８ト・・・・・周辺制御装置、８Ｌ
８Ｌ ８６・・・・・・周 ′辺装置、１００〜１
０３，１８０．２０１〜２０４゜２５０〜２５７．３０
１〜３０４．４０１〜４０４゜５０１．５０４，６０１
〜６０％、７００〜７０６・・・・・・ｖ−１田
Claims (1)
- 【特許請求の範囲】 それぞれが主記憶、メモリ制御装置、Ｊμメモリ制御跨
装を介して前記主記憶をアクセスする中央処理装置、お
よびインタ７工イス制御部番有する複数のプロセッサか
ら構成され、前記各プロ・セッサは独立擾オペレーティ
ングシステムで動作しかつ各プロセッサの前記インタフ
ェイス制御部間にデータ転送インタ７エイスを有するマ
ルチプロセッサシステムにおいて、 前記積数のプロセッサのうち少なくとも１つのプｐセ、
Ｗは前記主記憶の一部を共用メモリとして割付は前記中
央処理装置および前記インタフエ＼ イス制御部から７クセスする手段と、 前記プロセッサは前記主記憶と前記共用メモリとの藺で
データ移送を制御する手段と、前記主記憶と他のプロセ
ッサの前記共用メモリとの間で前記インタフェイスを介
してデータ移送を制御する手段とを有することを特徴と
するマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587481A JPS5848159A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587481A JPS5848159A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848159A true JPS5848159A (ja) | 1983-03-22 |
Family
ID=15395039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587481A Pending JPS5848159A (ja) | 1981-09-16 | 1981-09-16 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848159A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
-
1981
- 1981-09-16 JP JP14587481A patent/JPS5848159A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
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