JPS58129671A - システム制御方式 - Google Patents
システム制御方式Info
- Publication number
- JPS58129671A JPS58129671A JP1162982A JP1162982A JPS58129671A JP S58129671 A JPS58129671 A JP S58129671A JP 1162982 A JP1162982 A JP 1162982A JP 1162982 A JP1162982 A JP 1162982A JP S58129671 A JPS58129671 A JP S58129671A
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- JP
- Japan
- Prior art keywords
- processing
- console
- control
- adapter
- svp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシステム制御方式に関し１特に２台以上の電子
計算機システムから成る、いわゆる多重処理システムに
適用するに好適なシステム制御方式に関する。
計算機システムから成る、いわゆる多重処理システムに
適用するに好適なシステム制御方式に関する。
多重処理システムにお−て社、各処理システムを構成す
る演算処理装置１人出力処理装置、主記憶装置等の接続
制御を行うための構成制御機能、各処理システムのイニ
シャライズ機能等を一括制御するためのシステム制御装
置が必要となる〇従来の多重処理システムにおいては、
第１図に示す如く、演算処理システム１０３とコンソー
ル・ディスプレイ１０７とでＷｌＩ１１４される１組の
処理システムは、システム全体の制御を行うためのシス
テム・コンソール１００に接続されるのが一般的構成で
ある。ヒのようなシステム構成であると、各処理システ
ムの轢かに独立し丸システム・コンソール１００が必要
になり、前述の加電システムの構成制御、イエシャライ
ス等は該システム・コンソール１００かも行い、オペレ
ーティング・システムとの★話はコンソール・ディスプ
レイ１０〒かも行う必要があるため、システムの操作、
Ｉｌ視を１個所で行うことかで自ないと−う問題がある
１本発明は上記事情に鑑みてなされたもので、その目的
とするユζろ社、従来のシステム制御方式における上述
の加電問題を解消し、システム・コンソールをＮ−るこ
と亀〈多重処理システムにおイテシステムの一括制御を
可能とするシステム制御方式を提供することにある。
る演算処理装置１人出力処理装置、主記憶装置等の接続
制御を行うための構成制御機能、各処理システムのイニ
シャライズ機能等を一括制御するためのシステム制御装
置が必要となる〇従来の多重処理システムにおいては、
第１図に示す如く、演算処理システム１０３とコンソー
ル・ディスプレイ１０７とでＷｌＩ１１４される１組の
処理システムは、システム全体の制御を行うためのシス
テム・コンソール１００に接続されるのが一般的構成で
ある。ヒのようなシステム構成であると、各処理システ
ムの轢かに独立し丸システム・コンソール１００が必要
になり、前述の加電システムの構成制御、イエシャライ
ス等は該システム・コンソール１００かも行い、オペレ
ーティング・システムとの★話はコンソール・ディスプ
レイ１０〒かも行う必要があるため、システムの操作、
Ｉｌ視を１個所で行うことかで自ないと−う問題がある
１本発明は上記事情に鑑みてなされたもので、その目的
とするユζろ社、従来のシステム制御方式における上述
の加電問題を解消し、システム・コンソールをＮ−るこ
と亀〈多重処理システムにおイテシステムの一括制御を
可能とするシステム制御方式を提供することにある。
本発明のＬ記目的祉、演算処理を行うための第１の処理
装置と、該第１の処理装置の操作機能や保守機能等を処
理するための第２の処理装置とから成る処理システムを
複数個有する多重処理システムにおいて、各処理システ
ムの前記第２の処理装置の制御プ讐グラふで制御可能な
情報転送機能を、前記各処理システムの第２の処理装置
間に設けて、前記多重処理システムの情報交換を行うよ
うにしたことを特徴とするシステム制御方式によって達
成される。
装置と、該第１の処理装置の操作機能や保守機能等を処
理するための第２の処理装置とから成る処理システムを
複数個有する多重処理システムにおいて、各処理システ
ムの前記第２の処理装置の制御プ讐グラふで制御可能な
情報転送機能を、前記各処理システムの第２の処理装置
間に設けて、前記多重処理システムの情報交換を行うよ
うにしたことを特徴とするシステム制御方式によって達
成される。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
給２図は本発明の概略構成を示すものであり、２つの演
算処理システム１０３，１０４ がそれぞれＯＰＵイン
タフェース１１２．１１３ を介してコンンーｙ、サ
ービス・プＶ七ツ？ （［’Ｐ）１１０゜１１１に接続
されており、前記コンソール・サービス・プロセッサ１
１０．１１１ 間をｓｖＰインクフェースｌ（ｌにより
接続し前記コンソール・サービス・プロセッサ１１０，
１１１ 間で情報転送を行うことにより、１台のコンソ
ール・サービス・プロセッサで指示された制御機能を他
方のコンソール・サービス・プロセラすでも処理するよ
うにして多重処理システムの制御を一括して行うことを
可能にするものである。
算処理システム１０３，１０４ がそれぞれＯＰＵイン
タフェース１１２．１１３ を介してコンンーｙ、サ
ービス・プＶ七ツ？ （［’Ｐ）１１０゜１１１に接続
されており、前記コンソール・サービス・プロセッサ１
１０．１１１ 間をｓｖＰインクフェースｌ（ｌにより
接続し前記コンソール・サービス・プロセッサ１１０，
１１１ 間で情報転送を行うことにより、１台のコンソ
ール・サービス・プロセッサで指示された制御機能を他
方のコンソール・サービス・プロセラすでも処理するよ
うにして多重処理システムの制御を一括して行うことを
可能にするものである。
本発明に用−るコンソール・サービス・プルセラ−ｒ
１１０ （１１１） Ｆ！、第３図にその構成を示す如
く、従来のコンソール・量−ビス・プロセッサが有スる
コンソール・プロセラｆ （ＰＲＯ（１）２０１゜ＯＲ
’！’７ダプ＃ （ＣｔＲ’ｌ’Ａ）２０４．ディスタ
・アダプタ（ＦＤム）２０δ、演算処理システム１０５
（１０４）に接続されているＣＩＰＵアダプタ（ＯＰＵ
ム）２０２およびチャネル・アダプタ（ＯＨム）２０３
の各要素のはかに、本発明の特徴とする他のコンソール
・サービス・プル七ツ賃への８１Ｐインタフエースが接
続されるＳＶＰアダプタ（８ＶＰム）２ｏ６を有してい
る。
１１０ （１１１） Ｆ！、第３図にその構成を示す如
く、従来のコンソール・量−ビス・プロセッサが有スる
コンソール・プロセラｆ （ＰＲＯ（１）２０１゜ＯＲ
’！’７ダプ＃ （ＣｔＲ’ｌ’Ａ）２０４．ディスタ
・アダプタ（ＦＤム）２０δ、演算処理システム１０５
（１０４）に接続されているＣＩＰＵアダプタ（ＯＰＵ
ム）２０２およびチャネル・アダプタ（ＯＨム）２０３
の各要素のはかに、本発明の特徴とする他のコンソール
・サービス・プル七ツ賃への８１Ｐインタフエースが接
続されるＳＶＰアダプタ（８ＶＰム）２ｏ６を有してい
る。
第３図に示した実施例装置においては、コンソール・プ
ロセッサ２０１はマイクロプロセッサと制御配憶とから
成っており、前記各アダプタとは共ａ ｃ、）ｆ−タバ
スで接続されている。ＯＲ’ｌ’アダプタ２０４には、
ＯＲ’ｌ’ディスプレイ２０７と？−ボード２０８とが
接続され、情報の表示と入力制御とを行う。ディスク・
アダプタ２０５にはコンソール・プロセッサ２０１の外
部記憶ファイルとしての７０ツピーデイスク２０９が接
続されている。また、チャネル・アダプタ２０３はコン
ソール・ディスプレイとしての機能を実行する頑めの入
出力インタフェース制御を行う。ＯＰＵアダプタ２０２
は演算処理システムの制御【行うためのインタフェース
制御を行う。
ロセッサ２０１はマイクロプロセッサと制御配憶とから
成っており、前記各アダプタとは共ａ ｃ、）ｆ−タバ
スで接続されている。ＯＲ’ｌ’アダプタ２０４には、
ＯＲ’ｌ’ディスプレイ２０７と？−ボード２０８とが
接続され、情報の表示と入力制御とを行う。ディスク・
アダプタ２０５にはコンソール・プロセッサ２０１の外
部記憶ファイルとしての７０ツピーデイスク２０９が接
続されている。また、チャネル・アダプタ２０３はコン
ソール・ディスプレイとしての機能を実行する頑めの入
出力インタフェース制御を行う。ＯＰＵアダプタ２０２
は演算処理システムの制御【行うためのインタフェース
制御を行う。
ＳｖＰアダプタ２０６＃ｉ本発明のコンソール・タービ
ス・プロセラす間における情報転送に直接的に関与する
音し分であるので、第４図に示したその栴威に基づき詳
細に説明する。
ス・プロセラす間における情報転送に直接的に関与する
音し分であるので、第４図に示したその栴威に基づき詳
細に説明する。
第４図はＳＶＰアダプタ２０６の構成を示すものであす
、コンソール・プロ七ツ＋２０１と祉データバス３０６
および制御バス３１１により接続されている。 データ
バス３０６は８ｖＰアダプタ内のデータレジスタ類の読
出し、書込みデータの伝送路であ勤、制御パス３１１は
読出し、書込みの制御信号を含み、入場力制御部３０１
へ入力されて８ｖＰアダプタ内の制御信号が生成される
。
、コンソール・プロ七ツ＋２０１と祉データバス３０６
および制御バス３１１により接続されている。 データ
バス３０６は８ｖＰアダプタ内のデータレジスタ類の読
出し、書込みデータの伝送路であ勤、制御パス３１１は
読出し、書込みの制御信号を含み、入場力制御部３０１
へ入力されて８ｖＰアダプタ内の制御信号が生成される
。
他フンソールΦサービス・プロセッサとの間はデー＃
（Ｄ？ＯＵ’ｌ’Ｏ〜７に！びＤＩＩＮｏ 〜７）、デ
ータの性格指窒を倉も制御コード（０’Ｉ’ＬＯＵＴ！
０〜丁およびＯ’ｌ’ＬＩＮＯ〜））、データ送出信号
（ＷＲＯＵ’ｌ’およびＷＲＩＮ）およびデータ受領信
号（ＲＤＯＵ’ｌ’およびＲＤ Ｉ Ｎ）で構成される
信号群の往復インタフェースで接続される。
（Ｄ？ＯＵ’ｌ’Ｏ〜７に！びＤＩＩＮｏ 〜７）、デ
ータの性格指窒を倉も制御コード（０’Ｉ’ＬＯＵＴ！
０〜丁およびＯ’ｌ’ＬＩＮＯ〜））、データ送出信号
（ＷＲＯＵ’ｌ’およびＷＲＩＮ）およびデータ受領信
号（ＲＤＯＵ’ｌ’およびＲＤ Ｉ Ｎ）で構成される
信号群の往復インタフェースで接続される。
コンソール・サービλ・プロセッサ間における情報転送
手順を第５ＷＪに示したタイムチャートを会わせ用いて
説明する。 発信側のコンソール・サービス・プロセッ
サは転送するデータの性格型たは指令コード０ＴＬＯＵ
’！’を０’！’１．ＯＵＩレジスタ３０３に書込す命
令を発行する。 入出力制御部３０１はこれを受けてデ
ータバス３０６上の情報をＯ？ＬＯＵ’ｌ’レジスタ３
０３に格納し、ヒれを前記インタフェースＭＯＴＬＯＵ
’ｌ’０〜７に送出する。 次にＤＴＯＵ’ｌ’レジス
タ３０２に対する書込み命令が発行されると、入出力制
御部３０１Ｈデー＃ ハＸ ３０６からＤＴＯＵ’ｌ’
レジスタ３０２ヘデータを格納し、前記インタフェース
線Ｄ Ｔ ＯＵ Ｔ Ｏ〜７に送出するとともに、デー
タ送出信号ＷＲＯＵ丁を相手側に送出する。
手順を第５ＷＪに示したタイムチャートを会わせ用いて
説明する。 発信側のコンソール・サービス・プロセッ
サは転送するデータの性格型たは指令コード０ＴＬＯＵ
’！’を０’！’１．ＯＵＩレジスタ３０３に書込す命
令を発行する。 入出力制御部３０１はこれを受けてデ
ータバス３０６上の情報をＯ？ＬＯＵ’ｌ’レジスタ３
０３に格納し、ヒれを前記インタフェースＭＯＴＬＯＵ
’ｌ’０〜７に送出する。 次にＤＴＯＵ’ｌ’レジス
タ３０２に対する書込み命令が発行されると、入出力制
御部３０１Ｈデー＃ ハＸ ３０６からＤＴＯＵ’ｌ’
レジスタ３０２ヘデータを格納し、前記インタフェース
線Ｄ Ｔ ＯＵ Ｔ Ｏ〜７に送出するとともに、デー
タ送出信号ＷＲＯＵ丁を相手側に送出する。
受信側では前記ＷＲＯＵＴ信号の受信側信号ＷＲＩＮに
より、制御コード信号ＣテＬＩＮＯ〜７（ＯＴＬＯＵ’
ｌ’Ｏ〜７Ｆ）受信側信号）をＯ’Ｉ’ＬＩＮレジスタ
３１０に取込む・ｔた、前記ＷＲＩ Ｎ信号により、受
信側のコンソール・プロセラｆ ２０１に対する受信デ
ータ取込み要求を示すアリツブ７０ツブ（ＩＮＴＲＩＱ
ＩＦ）３０５１−にッ）する。
より、制御コード信号ＣテＬＩＮＯ〜７（ＯＴＬＯＵ’
ｌ’Ｏ〜７Ｆ）受信側信号）をＯ’Ｉ’ＬＩＮレジスタ
３１０に取込む・ｔた、前記ＷＲＩ Ｎ信号により、受
信側のコンソール・プロセラｆ ２０１に対する受信デ
ータ取込み要求を示すアリツブ７０ツブ（ＩＮＴＲＩＱ
ＩＦ）３０５１−にッ）する。
受信側の制御ブ繋ダラムは、ｗ４ＩＮ’ｌ’ＲＩＱＦＦ
３０５がオンとなったことにょ秒、前記０’ｌ’ＬＩＮ
レジスタ３１０の情報を読取る。 仁のと倉、入出力制
御部３０１の制御により前記ＩＮ’ｌ’ＲＩＱ ＦＦ
３０５はりセットされる。制御プロダラムは引続きＤ’
ｌ’ＩＮレジスタ３０９の情報を読取抄１組の情報の受
取りを完了するｅ Ｄ’ｌ’ＩＮレジスタ３０９の読取り命令が発行された
とき、入出力制御部３０１はデータ受領信号ＲＤ ＯＵ
’Ｌ’ を送出側コンソール・サービス・プロセラす
に対して送出する。 送出側でけＲＤＩＮ（ＲＤＯＵ’
！’の受信側信号）によりＲＤＩＮ７９ツブ７璽ツブ（
ＲＤＩＮ ＦＦ）３０８を１＞とし、ＩＩＩＩｌｌプ
胃グヲムに財して相手が送出データを取込んだことを知
らせる。 制御ブーグラムが前記ＲＤＩＮ ７７３０
８を読取る命令を発行すると、入出力制御部３０１ｔｆ
ＲＤＩＮ ：ＦＦ３０８をリセットし、送信側の１組
のデータ送信が完了する。
３０５がオンとなったことにょ秒、前記０’ｌ’ＬＩＮ
レジスタ３１０の情報を読取る。 仁のと倉、入出力制
御部３０１の制御により前記ＩＮ’ｌ’ＲＩＱ ＦＦ
３０５はりセットされる。制御プロダラムは引続きＤ’
ｌ’ＩＮレジスタ３０９の情報を読取抄１組の情報の受
取りを完了するｅ Ｄ’ｌ’ＩＮレジスタ３０９の読取り命令が発行された
とき、入出力制御部３０１はデータ受領信号ＲＤ ＯＵ
’Ｌ’ を送出側コンソール・サービス・プロセラす
に対して送出する。 送出側でけＲＤＩＮ（ＲＤＯＵ’
！’の受信側信号）によりＲＤＩＮ７９ツブ７璽ツブ（
ＲＤＩＮ ＦＦ）３０８を１＞とし、ＩＩＩＩｌｌプ
胃グヲムに財して相手が送出データを取込んだことを知
らせる。 制御ブーグラムが前記ＲＤＩＮ ７７３０
８を読取る命令を発行すると、入出力制御部３０１ｔｆ
ＲＤＩＮ ：ＦＦ３０８をリセットし、送信側の１組
のデータ送信が完了する。
上述の如く構成された８ＶＰアダプタ２０６の情報転送
機能によｐ１２台のコンソール・サービス９プ曹セツを
間で予め窒められた手順によ）情報交換を行うことによ
って、一方のコンソール・す−ビス・プロセッサで構成
制御機能等が指ｔｒされた場合、相手方の処理システム
に関する制御指令ｔｍｍ言方コンソール・サービス・プ
ロセッサに与えることが可能となる。また、上記構成に
おいては、双方のコンソール・サービス・プロセッサは
同じものが対等にあることから、その制御プロダラムも
全く同一のもので良く、更にオベレー★はどちらのコン
ソール・サービス・プロセッサからもこれを操作するこ
とが可能であるという利点がある。 上述の２つの処理
システム間における制御情報の交換はソ７）ウェアによ
って行われるためハードウェア量の削減効果も大きい。
機能によｐ１２台のコンソール・サービス９プ曹セツを
間で予め窒められた手順によ）情報交換を行うことによ
って、一方のコンソール・す−ビス・プロセッサで構成
制御機能等が指ｔｒされた場合、相手方の処理システム
に関する制御指令ｔｍｍ言方コンソール・サービス・プ
ロセッサに与えることが可能となる。また、上記構成に
おいては、双方のコンソール・サービス・プロセッサは
同じものが対等にあることから、その制御プロダラムも
全く同一のもので良く、更にオベレー★はどちらのコン
ソール・サービス・プロセッサからもこれを操作するこ
とが可能であるという利点がある。 上述の２つの処理
システム間における制御情報の交換はソ７）ウェアによ
って行われるためハードウェア量の削減効果も大きい。
なお、上記実施例においては２つの処理システム間にお
いて情報交換を行う場合を例に挙げたが、３つ以上の処
理システムから成る多重処理システムにも適用可能であ
ること社言うまで亀ない。
いて情報交換を行う場合を例に挙げたが、３つ以上の処
理システムから成る多重処理システムにも適用可能であ
ること社言うまで亀ない。
以上述べた如く、本発明によれば、演算処理を行うため
の第１の処理装置と、該第１の処理装置の操作機能や保
守機能等を処理するための第２の処理装置とから成る処
理システムを複数個有する多重処理システムにおいて、
各処理システムの前記第２の処理装置の制御プロダラム
で制御可能な情報転送機能を、前記各処理システムの第
２の処理装置間に設けて、前記多重処理システムの情報
交換を行うようにしたので、システムの一話制御が容易
に実行可能となるという顕著な効果を奏する亀のである
。 更に、前記情報転送機能はソフト會工Ｔによるもの
であるため、機能の拡張が容易であり、八−ドウエア機
能を節減できる等の効果１大きい。
の第１の処理装置と、該第１の処理装置の操作機能や保
守機能等を処理するための第２の処理装置とから成る処
理システムを複数個有する多重処理システムにおいて、
各処理システムの前記第２の処理装置の制御プロダラム
で制御可能な情報転送機能を、前記各処理システムの第
２の処理装置間に設けて、前記多重処理システムの情報
交換を行うようにしたので、システムの一話制御が容易
に実行可能となるという顕著な効果を奏する亀のである
。 更に、前記情報転送機能はソフト會工Ｔによるもの
であるため、機能の拡張が容易であり、八−ドウエア機
能を節減できる等の効果１大きい。
第１ＷＪ＃ｉ従来の多重処理システムを示すブロック図
、第２１社本発明の一爽ｔＩ１１例の概略構成図、第３
図はコンソール・サービス・プロセッサの詳細を示すブ
ロック図、第４図はそのｌｌ’Ｐアダプタの詳細を示す
ブロック図、第５図社８ｖＰアダプタの動作を示すタイ
ムチャートである。 １０３．１０４ Ｚｌｉｌ算処理システム、１０９１
１ｖＰインタ’ ” Ｘ 、１１０ ＊ １１１
： フン’／−Ｉｆ９ｔ−ビス・ブーセッサ、１１２．
１１３ ；ＯＰＵインタ７エー＞ｑ２０１＋コンソー
ル・プ四七２す、２０２ ！ ＯＰＵアダプタ、２０３
！チヤネ々、アダプタ、２０４１０ＩＬ？アダプタ、２
０５組ディスク・アダプター２０６ ： ８ＶＰアダプ
タ、δＯ１：入出力制御部％ ３０２：Ｄ’ｌ’ＯＵ’
ｌ’レジスタ、３０３：０ＴＬＯＵ’ｌ’レジスタ、３
０５ ｔＩ ＮＴＲ１Ｑ７リツプフｐツブ、３０６＋デ
ータバス、３０７＋Ｙルチプレタサ、３０８＋ＩＬＤＩ
・Ｎ７リツプ７＄２ツブ、３０９：Ｄ’！’ＩＮレジス
タ、３１０：Ｏ’Ｌ’ＬＩＮレジスタ、３１１２制御バ
ス。 第１図 １ω 第２図 第３図 １０３ （１（３） 筋
、第２１社本発明の一爽ｔＩ１１例の概略構成図、第３
図はコンソール・サービス・プロセッサの詳細を示すブ
ロック図、第４図はそのｌｌ’Ｐアダプタの詳細を示す
ブロック図、第５図社８ｖＰアダプタの動作を示すタイ
ムチャートである。 １０３．１０４ Ｚｌｉｌ算処理システム、１０９１
１ｖＰインタ’ ” Ｘ 、１１０ ＊ １１１
： フン’／−Ｉｆ９ｔ−ビス・ブーセッサ、１１２．
１１３ ；ＯＰＵインタ７エー＞ｑ２０１＋コンソー
ル・プ四七２す、２０２ ！ ＯＰＵアダプタ、２０３
！チヤネ々、アダプタ、２０４１０ＩＬ？アダプタ、２
０５組ディスク・アダプター２０６ ： ８ＶＰアダプ
タ、δＯ１：入出力制御部％ ３０２：Ｄ’ｌ’ＯＵ’
ｌ’レジスタ、３０３：０ＴＬＯＵ’ｌ’レジスタ、３
０５ ｔＩ ＮＴＲ１Ｑ７リツプフｐツブ、３０６＋デ
ータバス、３０７＋Ｙルチプレタサ、３０８＋ＩＬＤＩ
・Ｎ７リツプ７＄２ツブ、３０９：Ｄ’！’ＩＮレジス
タ、３１０：Ｏ’Ｌ’ＬＩＮレジスタ、３１１２制御バ
ス。 第１図 １ω 第２図 第３図 １０３ （１（３） 筋
Claims (1)
- 演算処理を行うための第１の処理装置と、該第１の処理
装置の操作機能や保守機能等を処理するための第２の処
理装置とから成る処理システムをｗＩ数個有する多重処
理システムにおいて、各処理システムの釣記第２の処理
ｉ＃電の制御プ四グラムで制御可能な情報転送機能を、
前記各処理システムの第２の処理装置間に設けて、前記
多重処理システムの情報交換を行うようにしたことを特
徴とするシステム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162982A JPS58129671A (ja) | 1982-01-29 | 1982-01-29 | システム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162982A JPS58129671A (ja) | 1982-01-29 | 1982-01-29 | システム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129671A true JPS58129671A (ja) | 1983-08-02 |
Family
ID=11783220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162982A Pending JPS58129671A (ja) | 1982-01-29 | 1982-01-29 | システム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129671A (ja) |
-
1982
- 1982-01-29 JP JP1162982A patent/JPS58129671A/ja active Pending
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