JPS5847865B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特にメモリセルを三次元配
夕１ルたメモリセル部の構造に関する。

半導体記憶装置のうち、需要者の要求する情報が予め書
き込まれた読み出し専用の記憶装置、即チマスクＲＯＭ
のメモリセル部分は、メッシュ状に配設されたワード線
及ひビット線の各交点位置において両者間を導通状態或
いは非導通状態とすることにより構或し得るので、必ず
しも能動素子を配設する必要がない。

そのため犬面積を占めるメモリセル領域には単結晶半導
体を用いる必要がなく、従ってこのメモリセル領域を多
層化することは比較的容易と目されていた。

ところが従来装置においてはワード線及びビット線をそ
れぞれ同じ位置に積層していたため素子表面の凹凸が激
しくなり、その段差による配線の断線や絶縁層の段差肩
部における膜切れが発生し易くなる等の問題があり、か
かる構造の多層メモリ装置を製作するのは必ずしも容易
ではなかった。

本発明は表面の凹凸を比較的小さくなし得るメモリセル
部の多層化構造を提供することを目的とし、そのため本
発明の半導体記憶装置においては、各メモリセル層のワ
ード線及びビット線が、それぞれその下層のワード線及
びビット線の直上部とは異なる位置に配設されてなるこ
とを特徴とする。

以下本発明の一実施例を図面により説明する。

第１図〜第２図は本発明の一実施例を示す図で、第１図
は本発明の要部であるメモリセル部の構造を示す断面図
、第２図は上記メモリセル部と共にアドレス選択回路及
び層（ページ）選択回路の構威例を示す斜筏図である。

第１図において、１は支持基板で例えばｐ型のシリコン
（Ｓｉ）基板、２１ ，２２，２３．２４は絶縁層、３
１，３２．３３はそれぞれ第１層、第２層、第３層のワ
ード線、４１，４２．４３はそれぞれ第１層、第２層、
第３層のビット線、５１，５ ３ ． ５ ３’はそれ
ぞれ第１層及び第２層のダイオードで、例えば下層のｎ
型非品質Ｓｉ層６と上層のｐ型非晶質質Ｓｉ層７（以下
それぞれｎ型層６、ｐ型層７と略記する）とが接合され
てなる。

本実施例において支持基板としてｐ型シリコン基板１を
用いたのは、後述するＸアドレス選択回路、層選択回路
、センスアンプ等の周辺回路を同一基板士に形戒するた
めであって、メモリセル部のみの支持基板としては単結
晶半導体基板を用いる必要はなく、多結晶半導体基板で
あっても、ガラス板のような絶縁基板であってもよい。

ワード線３及びビット線４は、金属、金属の硅化物或い
は多結晶半導体、アモルファス半導体等の導電材科を例
えばスパツタ法、グロー放電法等により絶縁層２上に被
着せしめ、次いでこれをパターニングすることにより形
或し得る。

絶縁層２は、Ｓｉの酸化物（Ｓｉｎ）０をグロー放電法
により被着せしめる、或いはポリイミド樹脂、ポリラダ
ー・オルガノシロキサン樹脂等を回転塗布する等の方法
により形威し得る。

ダイオード５は、上記ワード線３上を被覆する絶縁層２
を形成した後、各ワード線上の所望部分を開口し、次い
でグ冶一放電法により先ずｎ型不純物をドープした非品
質シリコン層を形或し、その上にｐ型不純物をドープし
た非晶質シリコン層を形成し、次いでこれをパターニン
グして不要部を除去することにより形或し得る。

以上述べた製造方法は通常の製造方法と伺ら異なる点は
ないが、本実施例のメモリセル部はワード線及びビット
線の配設位置が従来のものとは異なる。

即ち第１図に見られる如く、上層のＶ−ド線をその下層
の隣設する２本のワード線の略中央部の上方に配設した
。

ビット線についても同様である。

このようにワード線３及びビット線４を高さ方向に対し
ては千鳥状に配置することにより、各層ごとの厚い部分
と薄い部分が相殺し合って、表面の凹凸は著しく緩和さ
れる。

このように本実施ψ１１によれば、メモリセル部を多層
化したにも拘らず表面の平担性が大幅に改善され、従っ
てワード線３及びビット線４の断線や絶縁層２の膜切れ
を生じる危険が除去された。

第３図は上記一実施例の一部を示す斜視図であって、メ
モリセル部と共に周辺回路の一部を示す。

ワード線３１，３２．３３に接続するトランジスタ８は
Ｘアドレス選択回路（図示せず）からの信号により所望
アドレスのワード線をアクセスするトランジスタ、ビッ
ト線４１，４２．４３にそれぞれ接続するトランジスタ
９１，９２．９３は層選択回路からの信号により所望の
層のビット線をセンスアンプ１０と接続状態とするため
のトランジスタである。

なお図示していないが、トランジスタ８及びトランジス
タ９１，９２．９３は各アドレス及び各ビット線に対し
て設けられている。

今Ｘアドレス選択回路から所望のアドレスを指定する信
号が送出され、当該アドレスのトランジスタが作動した
とする。

これを仮に図示せるトランジスタ８とする。

トランジスタ８にはすべての層の当該アドレスのワード
線３１，３２．３３が接続されているので、ワード線３
１，３２．３３は全部アクセスされ、該ワード線３１，
３２．３３上にダイオード接続の形で書き込まれている
情報がすべて読み出し可能な状態となる。

一万層選択回路からは情報を読み出すべき層を指定する
信号が送出される。

これを仮に第１層とすると、上記信号により第１層のビ
ット線に接続するトランジスタ９１（トランジスタは１
個のみを図示してある）が作動し、第１層のビット線４
１のみがセンスアンプに接続され、その情報だけがセン
スアンプ１０を介して読み出される。

このように本実施例の多層化したメモリ装置においては
簡単な選択回路により所望の層の所望アドレスの情報を
読み出すことができる。

しかもセンスアンプ１０は各層について設ける必要はな
く、一層分、即ち１個のみ設ければよい。

従ってメモリセル部を多層化しても周辺回路は比較的簡
単なものでよい。

なお本発明は上記一実施例に限定されるものではなく、
種々変形して実施し得る。

例えば、メモリセル部は３層に限定されるものではなく
、層数は任意に選んでよい。

また上記一実施例においては、ワード線及びビット線を
その配設ピツチの１／２ずつずらして積層したが、配設
位置はこれに限定されるものではなく、要は上層のワー
ド線及びビット線がそれぞれ下層のワード線及びビット
線の直上部以外の場所に配設されればよい。

以上説明した如く、本発明により製作容易なメモリセル
構造が提供され、半導体装置のメモリセル部の記憶容量
が比躍的に増大する。

しかも構造が単純で、既存の技術で製作可能という利点
を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す要部断面図、第２図は
その一部を周辺回路と共に示す要部斜複図である。 図において、１は基板、２１，２２，２３，２４は絶縁
層、３１，３２，３３はワード線、４Ｌ４２，４３はビ
ット線、５１，５３．５３’はダイオードを示す。

Claims (1)

【特許請求の範囲】
1. １ 互いに平行に配列されたワード線群と、互いに平行
   に配列されたビット線群とが、絶縁層内に相互に交差す
   る方向に交互に離隔して積層され、且つ所定のワード線
   及びビット線間にダイオードが接続されてなるメモリセ
   ル部を具備する半導体装置において、上層のワード線及
   びビット線はそれぞれその下層のワード線及びビット線
   の直上部とは異なる位置に配設されたことを特徴とする
   半導体装置。