JPS584419A - バス診断方式 - Google Patents
バス診断方式Info
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- JPS584419A JPS584419A JP56102562A JP10256281A JPS584419A JP S584419 A JPS584419 A JP S584419A JP 56102562 A JP56102562 A JP 56102562A JP 10256281 A JP10256281 A JP 10256281A JP S584419 A JPS584419 A JP S584419A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
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- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパス診断方式、さらに詳しく言えば３重化構成
のプロセッサとパスを介して金ｍ形弐によ〉情報送受を
行なう複数個の入出力装置を有する系におけるパス診断
方式に関する。
のプロセッサとパスを介して金ｍ形弐によ〉情報送受を
行なう複数個の入出力装置を有する系におけるパス診断
方式に関する。
パスを介してプロセッサと接続される入出力装置におい
て、パスとのインタフェース部に障害が発生すると、パ
スの障害となって構われ、システムが正常に動作しなく
なる。このような場合、従来線、システムの処理を一時
中断して、現用のプロセッサにより＃断を行表うことが
一般に行なわれた。
て、パスとのインタフェース部に障害が発生すると、パ
スの障害となって構われ、システムが正常に動作しなく
なる。このような場合、従来線、システムの処理を一時
中断して、現用のプロセッサにより＃断を行表うことが
一般に行なわれた。
この従来の方式では、インタフェース部に障害の発生し
た入出力装置を検出する丸め、入出力装置にテストデー
タを送ｐその返点を受けてその正常性を確認する処理を
全人出方装置について順次に行なうので、障害入出力装
置の検出に時間がかかり、を九現用プａセッナで仁の診
断を行なうため、システムの処理を一時中断しなければ
ならず、１九、この診断中にプロセッサが障害に巻き込
まれるおそれがある、等の欠点があシ、システムの処理
再開を速かに行なうむとは困難で６つ九。
た入出力装置を検出する丸め、入出力装置にテストデー
タを送ｐその返点を受けてその正常性を確認する処理を
全人出方装置について順次に行なうので、障害入出力装
置の検出に時間がかかり、を九現用プａセッナで仁の診
断を行なうため、システムの処理を一時中断しなければ
ならず、１九、この診断中にプロセッサが障害に巻き込
まれるおそれがある、等の欠点があシ、システムの処理
再開を速かに行なうむとは困難で６つ九。
本発明は、この種の入出力装置に基づくパス障害の場合
、システムの処理を一部の人出カ装置については中断す
ることなく、まえ、障害を発生し大入出力装置を速かに
検出して切シ離し、システムめ処理の完全な再開を速か
に行なうことを目的とする。
、システムの処理を一部の人出カ装置については中断す
ることなく、まえ、障害を発生し大入出力装置を速かに
検出して切シ離し、システムめ処理の完全な再開を速か
に行なうことを目的とする。
次に本発明の実施例を図面について説明する。 ゛
１嬬本発明の一実施例の１続構成図であって、図＜＞ｈ
て、 ＭＭＯ、ＭＭ、はそれぞれ第１および第２の記憶
装置、ＭＰＲｏ ＃ ＭＰＲｌはそｎぞれ第１および第
２のプロセッサ、−ｎＱ ｅ ３１１はそれぞれ第１お
よび嬉２のパス、ｌ０Ｃ（１〜ｌ０Ｃ１，ｌ０Ｃｉ＋１
〜ｌ０Ｃ４＋ｎはそれぞれ第１４群および第ｓＯ群の入
出力装置、ｇｖｃＱ 、 ｇｙＣ，はそれぞれ第１およ
び第１のパス監視回路、Ｐは菖ｌのパス−と第３０パス
Ｂ１とのパス交絡部である。・食べての入出力装置！Ｏ
ＣＯ〜ｌ０Ｃ１＋ｎ ｕ、それぞれパスＢＱおよびパス
Ｂ１の何れにも接続および何れからも總断されるよう構
成されている。すなわち、各入出力装置ｌ０ＣＯ〜ｌ０
Ｃ１＋鳳Ｈｚづれ４分離クリップフロップｇ−）’Ｆお
よびルート・クリップフロツブｉＦＦを有し、分離フリ
ップ７０ツブ１ｉｔ−ＦＦがセット状態にあると自拡、
入出力装置線パスＢ、およびＢ１から分離線断され、分
離７リツプフロツプ８−ＦＦがリーット状態にあシ、シ
かもルート７リツプ７ａツブ凰−ＦＦがセラ・ト状態の
とＩｉ扛第１のパスｌｏと接続され、を九ルート・７リ
ツプ７ａツブＲ−ＦＦがすセット状態のときは第ＳＯバ
スＢ１と接続される。、第１０群の入出力装置ｌ０ＣＱ
〜ｌ０Ｃ１の分離アリツブフロップ８− ＦＦとルート
・７リツプ７０ツブ１−ＦＦは、第１のプロセッサＭＰ
ＲＱの７リツプフロツプ群ＦＦＧＯから、また第８の群
の入出力装置ｌ０Ｃｌ＋１〜ｌ０Ｃ１＋ｎの分離７リツ
プ７ｃｌツブｉＦＦとルート・フリップ７ＨツブＲ−Ｆ
Ｆは第２のプａ七ツナｌｌ［ＰＲｌの７リツプフロツプ
群ＦＦＧ１から、パスＢｏ＊ Ｂ１とは別の個別制御線
ＬＯ＊ Ｌｌによシ制御される。
１嬬本発明の一実施例の１続構成図であって、図＜＞ｈ
て、 ＭＭＯ、ＭＭ、はそれぞれ第１および第２の記憶
装置、ＭＰＲｏ ＃ ＭＰＲｌはそｎぞれ第１および第
２のプロセッサ、−ｎＱ ｅ ３１１はそれぞれ第１お
よび嬉２のパス、ｌ０Ｃ（１〜ｌ０Ｃ１，ｌ０Ｃｉ＋１
〜ｌ０Ｃ４＋ｎはそれぞれ第１４群および第ｓＯ群の入
出力装置、ｇｖｃＱ 、 ｇｙＣ，はそれぞれ第１およ
び第１のパス監視回路、Ｐは菖ｌのパス−と第３０パス
Ｂ１とのパス交絡部である。・食べての入出力装置！Ｏ
ＣＯ〜ｌ０Ｃ１＋ｎ ｕ、それぞれパスＢＱおよびパス
Ｂ１の何れにも接続および何れからも總断されるよう構
成されている。すなわち、各入出力装置ｌ０ＣＯ〜ｌ０
Ｃ１＋鳳Ｈｚづれ４分離クリップフロップｇ−）’Ｆお
よびルート・クリップフロツブｉＦＦを有し、分離フリ
ップ７０ツブ１ｉｔ−ＦＦがセット状態にあると自拡、
入出力装置線パスＢ、およびＢ１から分離線断され、分
離７リツプフロツプ８−ＦＦがリーット状態にあシ、シ
かもルート７リツプ７ａツブ凰−ＦＦがセラ・ト状態の
とＩｉ扛第１のパスｌｏと接続され、を九ルート・７リ
ツプ７ａツブＲ−ＦＦがすセット状態のときは第ＳＯバ
スＢ１と接続される。、第１０群の入出力装置ｌ０ＣＱ
〜ｌ０Ｃ１の分離アリツブフロップ８− ＦＦとルート
・７リツプ７０ツブ１−ＦＦは、第１のプロセッサＭＰ
ＲＱの７リツプフロツプ群ＦＦＧＯから、また第８の群
の入出力装置ｌ０Ｃｌ＋１〜ｌ０Ｃ１＋ｎの分離７リツ
プ７ｃｌツブｉＦＦとルート・フリップ７ＨツブＲ−Ｆ
Ｆは第２のプａ七ツナｌｌ［ＰＲｌの７リツプフロツプ
群ＦＦＧ１から、パスＢｏ＊ Ｂ１とは別の個別制御線
ＬＯ＊ Ｌｌによシ制御される。
１ｋか、第１の群の入出力装置ｌ０ＣＱ〜ｌ０Ｃ１は、
第１０バス監視回路８ＶＣｏを経て第１のパスｇｏを介
してｊｌｌのプロ七ツｔ ＭＰＲＨに、また第意のパス
ｌｌｌ視ａ踏ａＶＣ，および上記パス交絡部Ｐを経て第
２のパス１１を介して第８０プロセツサにそれぞれ接続
し得られ、第３の群の入出力装置ｌ０Ｃ１＋１〜ｌ０Ｃ
１＋ｎは上記の第３のパス監視−路ｓｖｃ １を経て第
２のパスＢ１を７介して第３のプロセッサＭＰＩｌＩ
Ｋ％ｉ九第１のバス監視回路５ＶＣ（、およびパス交絡
部Ｐを経て第１のパスＢＯを介して第１のプａ七ツｔ
ＭＰｉＯＫ接続し得られるよう配置されている。
第１０バス監視回路８ＶＣｏを経て第１のパスｇｏを介
してｊｌｌのプロ七ツｔ ＭＰＲＨに、また第意のパス
ｌｌｌ視ａ踏ａＶＣ，および上記パス交絡部Ｐを経て第
２のパス１１を介して第８０プロセツサにそれぞれ接続
し得られ、第３の群の入出力装置ｌ０Ｃ１＋１〜ｌ０Ｃ
１＋ｎは上記の第３のパス監視−路ｓｖｃ １を経て第
２のパスＢ１を７介して第３のプロセッサＭＰＩｌＩ
Ｋ％ｉ九第１のバス監視回路５ＶＣ（、およびパス交絡
部Ｐを経て第１のパスＢＯを介して第１のプａ七ツｔ
ＭＰｉＯＫ接続し得られるよう配置されている。
％／−ｈ重、第１のプロセッサＭＰＲ，が現用として処
理動作を実行し、第３のプロセッサＭＰＲ１が予備とし
て°ｅｌｌているものとする。この場合、食べての入出
力装置ｌ０ＣＱ −ｌ０Ｃｉ蛙杜、それぞれの分離フロ
ップ７０ツブ８−ＦＦ紘すセット状態に、ま九ルート・
７リツプフロツプＬ−ＩＦＴが一ット状態にあって、第
１のパスＢＱＫ接続されてＶ％為。全入出カ装置ＩＯＣ
＠ −ｌ０Ｃｉ＋ｎは、菖１のパＡ１１ｓ（斜線を施す
）を介して、現用プ１２−にツナＭＰＩＩｏＫ制御され
る状態にある。
理動作を実行し、第３のプロセッサＭＰＲ１が予備とし
て°ｅｌｌているものとする。この場合、食べての入出
力装置ｌ０ＣＱ −ｌ０Ｃｉ蛙杜、それぞれの分離フロ
ップ７０ツブ８−ＦＦ紘すセット状態に、ま九ルート・
７リツプフロツプＬ−ＩＦＴが一ット状態にあって、第
１のパスＢＱＫ接続されてＶ％為。全入出カ装置ＩＯＣ
＠ −ｌ０Ｃｉ＋ｎは、菖１のパＡ１１ｓ（斜線を施す
）を介して、現用プ１２−にツナＭＰＩＩｏＫ制御され
る状態にある。
このように、第１のプロ七ツｔ ＭＰＩＩＯおよびｊｌ
ｌのパス１ｏを現用としてζＯシステムが感層実行中に
、入出力装置のＩＩＩＫ上記のようなパス・インタフニ
ス部の障害によ〕、現用のパス１ｏｉｃ障書が発生し九
とする。現用パスｌａＫ設けられ九パス監視回路ａｖｃ
ａがパス・ＢＱ Ｏ障書を検出して、現用の第１のプロ
セッサＭＰＲａ Ｋ通知する。
ｌのパス１ｏを現用としてζＯシステムが感層実行中に
、入出力装置のＩＩＩＫ上記のようなパス・インタフニ
ス部の障害によ〕、現用のパス１ｏｉｃ障書が発生し九
とする。現用パスｌａＫ設けられ九パス監視回路ａｖｃ
ａがパス・ＢＱ Ｏ障書を検出して、現用の第１のプロ
セッサＭＰＲａ Ｋ通知する。
現用のプロセラを凪咄◎は上記の通知を受けると、その
ツリツブフロップ詳ＦＦＧ＠を経て、信号をパス交絡部
Ｐの７リツプ７０ツブｒｙ６Ｋｊｌ）これをセットし、
その出力でパス・スイッチ１ｗ０ｔ履新制御し、第ｓｏ
評の大出力装置ｌ０ＣＩ◆１〜ｌ０ＣＨ＋ｎを現用プロ
セッサＭＰＲＱかも切離す、プ＊ −ｍ ｙｔ ＭＰＩ
ＩＯが上記の通知を受けたとき、さらに図示しない緊急
制御回路（いわゆるｎ仏回路）を起動し、これによ〕、
予備として待機中の第２のプローブ？ＭＰＲ１を超勤す
る。
ツリツブフロップ詳ＦＦＧ＠を経て、信号をパス交絡部
Ｐの７リツプ７０ツブｒｙ６Ｋｊｌ）これをセットし、
その出力でパス・スイッチ１ｗ０ｔ履新制御し、第ｓｏ
評の大出力装置ｌ０ＣＩ◆１〜ｌ０ＣＨ＋ｎを現用プロ
セッサＭＰＲＱかも切離す、プ＊ −ｍ ｙｔ ＭＰＩ
ＩＯが上記の通知を受けたとき、さらに図示しない緊急
制御回路（いわゆるｎ仏回路）を起動し、これによ〕、
予備として待機中の第２のプローブ？ＭＰＲ１を超勤す
る。
ζζでスイッチＢ８ｗｏの遮断制御によ）、第８の群の
大出力装置ＩＱＣＩ ＋１〜ＩＱＣｉ ＋ｎが遮断され
たとき、パス監視回路８ＶＣＱがパスの異常を検出しな
ければ、切〕離さない第１の群の入出力装置ｌ０Ｃｏ〜
ｌ０ＣＩＫ異常紘ないものと判定し、現用プロセッサＭ
ＰＲＱは第１の群の入出力装置ｌ０ＣＯ〜Ｉ（Ｘ４ Ｋ
対する処理の実行を断続し、さらに、図示しない上記緊
急制御回路を経て、予備プロセラｔＭＰａ、に診断処理
を行うよう通知する。
大出力装置ＩＱＣＩ ＋１〜ＩＱＣｉ ＋ｎが遮断され
たとき、パス監視回路８ＶＣＱがパスの異常を検出しな
ければ、切〕離さない第１の群の入出力装置ｌ０Ｃｏ〜
ｌ０ＣＩＫ異常紘ないものと判定し、現用プロセッサＭ
ＰＲＱは第１の群の入出力装置ｌ０ＣＯ〜Ｉ（Ｘ４ Ｋ
対する処理の実行を断続し、さらに、図示しない上記緊
急制御回路を経て、予備プロセラｔＭＰａ、に診断処理
を行うよう通知する。
予備のプロセッサＭＰＲ，は、ここにおいて、現用ブー
セッサＭＰｉｏから切シ離された第２の群の入出力装置
ｌ０Ｃ１＋＋〜ｌ０Ｃ１＋ｎの診断を開始する。すなわ
ち、そのフリップフロップ群ＦＦ０１よ）、上記第３の
群の各入出力装置ｌ０Ｃ１＋ｌ〜ｌ０Ｃ１＋ｎへの個別
制御１ｇＬ１を経てそれぞれの分離クリップ７０ツブｉ
ＦＦをセットして、パスＢＯおよびＢ１から切離し、ま
た、同じく個別制御線を経てそれぞれのルート・アリツ
ブフロップＲ−ＦＦをリーットし、第３のパスＢ１に嫡
絖されるよう準備する。
セッサＭＰｉｏから切シ離された第２の群の入出力装置
ｌ０Ｃ１＋＋〜ｌ０Ｃ１＋ｎの診断を開始する。すなわ
ち、そのフリップフロップ群ＦＦ０１よ）、上記第３の
群の各入出力装置ｌ０Ｃ１＋ｌ〜ｌ０Ｃ１＋ｎへの個別
制御１ｇＬ１を経てそれぞれの分離クリップ７０ツブｉ
ＦＦをセットして、パスＢＯおよびＢ１から切離し、ま
た、同じく個別制御線を経てそれぞれのルート・アリツ
ブフロップＲ−ＦＦをリーットし、第３のパスＢ１に嫡
絖されるよう準備する。
次に、入出力装置ｌ０Ｃｉ＋１〜ｌ０Ｃｉ＋ｎのうちの
１つに対して、個別制御線Ｌ１を経てその分離アリツブ
フロップトＦＦをリセツＦ′慣せ、腋入出力装置を第３
のパスＢ１に接続し、予備の第３のプローブｔ ＭＰＲ
ｌかもテスト・データを送）、これに基づいて咳入出力
装置から返送され九データとを比較して、該大出力装置
のパスインタフェース部の正常性を試験する。この診断
４６１１を入出力装置ｌ０Ｃ１＋１〜ｌ０Ｃ１＋ｎ Ｋ
対して１個づり順次に実行す為。これによｐ異常Ｏあつ
九人出力装置を検出して切離す。このように予備系プＷ
−ツサＭＰＢＩからパス診断を行ない、パス異常の原因
となった入出力装置を切離す、そしてクステムの再構成
を行なう。
１つに対して、個別制御線Ｌ１を経てその分離アリツブ
フロップトＦＦをリセツＦ′慣せ、腋入出力装置を第３
のパスＢ１に接続し、予備の第３のプローブｔ ＭＰＲ
ｌかもテスト・データを送）、これに基づいて咳入出力
装置から返送され九データとを比較して、該大出力装置
のパスインタフェース部の正常性を試験する。この診断
４６１１を入出力装置ｌ０Ｃ１＋１〜ｌ０Ｃ１＋ｎ Ｋ
対して１個づり順次に実行す為。これによｐ異常Ｏあつ
九人出力装置を検出して切離す。このように予備系プＷ
−ツサＭＰＢＩからパス診断を行ない、パス異常の原因
となった入出力装置を切離す、そしてクステムの再構成
を行なう。
もし、上記において、現用プａ−にツナＭＰ凰０がパス
交絡部Ｐのスイッチｍｇｗｏの遮断制御を行ない、第１
の群Ｏｔ出力装置！ｏｃｌ、１〜ｌ０Ｃ１＋１を切〉離
し九と亀、パス監視回路ｆｌＶｃ Ｑが異常を検出すれ
ば、切）離されない第１の群の入出力装置ｌ０ＣＯ〜ｌ
０Ｃ１に異常があると判定し、現用のプロセッサＭＰＲ
Ｑは緊急制御回路に要求を出し、緊急制御回路は、この
要求に基づき、今まで予備として待機していた第３のプ
ロ七ツナＭＰ帽を現用機として動作させるよう、ま九今
まで現用として動作して一九第１０プ關七ツナＭＰＲＱ
を予備とするよう切替制御する。
交絡部Ｐのスイッチｍｇｗｏの遮断制御を行ない、第１
の群Ｏｔ出力装置！ｏｃｌ、１〜ｌ０Ｃ１＋１を切〉離
し九と亀、パス監視回路ｆｌＶｃ Ｑが異常を検出すれ
ば、切）離されない第１の群の入出力装置ｌ０ＣＯ〜ｌ
０Ｃ１に異常があると判定し、現用のプロセッサＭＰＲ
Ｑは緊急制御回路に要求を出し、緊急制御回路は、この
要求に基づき、今まで予備として待機していた第３のプ
ロ七ツナＭＰ帽を現用機として動作させるよう、ま九今
まで現用として動作して一九第１０プ關七ツナＭＰＲＱ
を予備とするよう切替制御する。
現用となった第２のプロセッサＭＰＲ１は第２の群の大
出力装置ｌ０Ｃｉ＋１〜ｌ０Ｃｉ＋ｎに対・してそのア
リツプツ■ツブ群Ｆ？（ｈを介して個別制御線に信号を
送ｐ１上記入出力装置ｌ０（４＋１〜ＩＯＣ・ｉｎｎの
全ぺてのルートフリップフロップをリセットし、パスＢ
Ｑから遮断し、パスＢＩＫ接続し、大出力装置ｌ０Ｃ１
＋１〜ｌ０Ｃ１＋ｎ Ｋ対する制御処理を、プロセッサ
ＭＰＲＱに代って続行する。なおこの際、現用となった
プロセッサＭＰＲ１、よシパス交絡部Ｐの７リツプフロ
ツプＦＦｌをり讐ットさせ、スイッチＢ８Ｗ、を遮断制
御す為。
出力装置ｌ０Ｃｉ＋１〜ｌ０Ｃｉ＋ｎに対・してそのア
リツプツ■ツブ群Ｆ？（ｈを介して個別制御線に信号を
送ｐ１上記入出力装置ｌ０（４＋１〜ＩＯＣ・ｉｎｎの
全ぺてのルートフリップフロップをリセットし、パスＢ
Ｑから遮断し、パスＢＩＫ接続し、大出力装置ｌ０Ｃ１
＋１〜ｌ０Ｃ１＋ｎ Ｋ対する制御処理を、プロセッサ
ＭＰＲＱに代って続行する。なおこの際、現用となった
プロセッサＭＰＲ１、よシパス交絡部Ｐの７リツプフロ
ツプＦＦｌをり讐ットさせ、スイッチＢ８Ｗ、を遮断制
御す為。
予備機に切替えられたプロセッサＭＰＲ（１は、前記に
おいて予備として待機していた第２のプロ七ツｔＭＰＲ
，が行なつ九と同様＊４６１１によ〉、第１の群の入出
力装置ｚｏｃ、） −ＩＯＣ！ｌのうちからパス障害の
原因となつ九人出力装置を検出してこれを切如離す。ナ
して７ステムの再構成を行１にう。
おいて予備として待機していた第２のプロ七ツｔＭＰＲ
，が行なつ九と同様＊４６１１によ〉、第１の群の入出
力装置ｚｏｃ、） −ＩＯＣ！ｌのうちからパス障害の
原因となつ九人出力装置を検出してこれを切如離す。ナ
して７ステムの再構成を行１にう。
上記実施例における入出力装置０代ｐにデータチャネル
装置、その他の装置を使用し得ることは勿論である。を
九、本夷論例で紘バス監視回路はハードウェア論理で構
成されているが、ＭＰＲ側にマイクロプログラム等の形
で内ＩＩＪれても良く、本発明を限定するものではない
。
装置、その他の装置を使用し得ることは勿論である。を
九、本夷論例で紘バス監視回路はハードウェア論理で構
成されているが、ＭＰＲ側にマイクロプログラム等の形
で内ＩＩＪれても良く、本発明を限定するものではない
。
本発明は上記実施例に限定されるもので嬬なく、その技
術的範囲におｉで種々の変形が可能である。
術的範囲におｉで種々の変形が可能である。
本発明は上記のように構成されてお）、障害パスを現用
系から完全に切）離して予備プロセッナで―断するため
、現用側へａｔを生じさせることなく、かつ一方の群の
入出力装置に対しては処履を中断することなく他方の群
の入出力装置からパス障害の原因となったものを検出す
ればよく、例えば、上記の第１および第３の群が同数の
入出力装置を含む場合に線、パス障害の原因となる入出
力装置の検出Ｋｌする時間は従来に比して手分と一＆ｐ
１クステム再構成を速かに行うことができる効果がある
。
系から完全に切）離して予備プロセッナで―断するため
、現用側へａｔを生じさせることなく、かつ一方の群の
入出力装置に対しては処履を中断することなく他方の群
の入出力装置からパス障害の原因となったものを検出す
ればよく、例えば、上記の第１および第３の群が同数の
入出力装置を含む場合に線、パス障害の原因となる入出
力装置の検出Ｋｌする時間は従来に比して手分と一＆ｐ
１クステム再構成を速かに行うことができる効果がある
。
４、 ＩＩ ｍ Ｏ簡単なｌＩ！明
図は本発明の一実施例の接続構成図である。
ｌａ［ａ、１６ｈ ・・・ それぞれ第１および第意
の記憶装置、ＭＰＲＯ，］ｌ［ＰＲｌ・・・それぞれ第
１？よび第２のプロ七ツｔ％ＢＱ、Ｂ１・・・それぞれ
嬉１および第２のパス、ｌ０Ｃｏ 〜ｌ０Ｃ１，ｌ０Ｃ
１＋１〜ｌ０Ｃｉ＋ｎ −それぞれ第１および６ｇの群
の入出力装置、ｓｖｃ ｏ 、ｓｖｃ 、・・・それぞ
れ第１および第２のパス監視回路、Ｐ・・・パス交絡部
、８−ＦＦ・・・分離７リツプ７ａツブ、Ｒ−ＦＦ・・
・ルート・フリップフロップ、Ｂ１ｉ％ＶＱ 、ＢＳＷ
ｌ・・・パス・スイッチ、ＬＱ、Ｌｌ・・・個別制御線
。
の記憶装置、ＭＰＲＯ，］ｌ［ＰＲｌ・・・それぞれ第
１？よび第２のプロ七ツｔ％ＢＱ、Ｂ１・・・それぞれ
嬉１および第２のパス、ｌ０Ｃｏ 〜ｌ０Ｃ１，ｌ０Ｃ
１＋１〜ｌ０Ｃｉ＋ｎ −それぞれ第１および６ｇの群
の入出力装置、ｓｖｃ ｏ 、ｓｖｃ 、・・・それぞ
れ第１および第２のパス監視回路、Ｐ・・・パス交絡部
、８−ＦＦ・・・分離７リツプ７ａツブ、Ｒ−ＦＦ・・
・ルート・フリップフロップ、Ｂ１ｉ％ＶＱ 、ＢＳＷ
ｌ・・・パス・スイッチ、ＬＱ、Ｌｌ・・・個別制御線
。
特許出願人 富士通株式金社
Claims (1)
- 第１ｏｙａ＊ｙｔ、該嬉り０プａ七ｙｔＫｆＭ続され九
第１１０バス、該第１０パスに殻けられ九嬉１のパス監
視回路、第！Ｏプロセツナ、該第３のプロセラ１に＊続
された第３０パス、該第３０ノ（スに設けられた第３の
パス監視回路、第１および第２０ｐｔｉｃ分割され九複
歇備の入出力装置、および第１および第８のパスのパス
交絡部を＾備し、上記第１のプロセッサと第雪りプａ七
ツｔとはそれぞれ現用′）よび予備としてＩＩＩＫ切替
可能な１重化構成でＩＩ）、なお、第１めＩＩＰの入出
力装置は第１のパス監視回路を経て第１０ｊ４スを介し
て第１のプロセッサに、宜九籐３０パース監視回路およ
び上記バス交絡部を経て、第３０パスを介して第２のプ
ロセッサにそれぞれ接続し得られ、第２０群の入出力装
置は上記の第２０ノ（スｍ＊回路を鰻て第！のパスを介
して第８のプロ七ツｔＫ、ま九第１のパス監視回路およ
び上記バス交絡部を経て第１０パスを介して一第１のプ
ロセッサに接続し得られ、さらに、各入出力装置はそ、
れぞれ入出力装置を上記８つのパスから分離するための
分離７リツプ７ａツブと何れか一方のパスに接続するた
めＯルート・７リツプ７ｏツブとを有し、第１の群の入
出力装置は上記パスとは別に嬉１のプロセッサとＯ関に
それぞれ設けられ九個別制御繍によυ上記分離７リツプ
フロツプとルートフリップ７０ツブとが個別に制御され
、ＩＩ２の群の入出力装置は上記パスとは別に館２のプ
ロセッサとの間にそれぞれ設けられた個別制御ｌＩＫよ
りその分離アリツブフロップとルートフリップフロップ
とが側型に制御され、上記第１および第２のプロ゛セツ
ナは全入出力装置のルート・フリップフロップを制御し
て全入出力装置を現用プロセッサよｐのパスに接続して
お亀、現用パス監視回路によ〕現用パスに異常を検出し
たとき、これを現用プロセッサに通知し、骸現用プロ竜
ツナはバス交絡部において現用のパスを遮断制御すると
ともに予備プロセツサを起動し、予備プｏ−ｋｙｔはパ
ス交１１！ＩＩにおいて現用プロセッサから線断された
入出力装置のルートフリッ７’７ｏツブｉ制御して゛予
備プａ竜ツナに接続し、予備ノロセッナ紘上記入出方装
置の分離７リツプ７０ツブを順次に制御して上記入出力
装置を順次に診断し、パス障害の原因となっ九へ出力装
置を検出することを特徴とするパス診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102562A JPS584419A (ja) | 1981-06-30 | 1981-06-30 | バス診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102562A JPS584419A (ja) | 1981-06-30 | 1981-06-30 | バス診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584419A true JPS584419A (ja) | 1983-01-11 |
| JPS6213700B2 JPS6213700B2 (ja) | 1987-03-28 |
Family
ID=14330663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102562A Granted JPS584419A (ja) | 1981-06-30 | 1981-06-30 | バス診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584419A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027052A (ja) * | 1983-07-25 | 1985-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 保守インタフエ−ス切替制御方式 |
| US4696128A (en) * | 1985-02-05 | 1987-09-29 | Nifco, Inc. | Device for securing molding of automobile door |
| JPH06332825A (ja) * | 1993-05-26 | 1994-12-02 | Nec Corp | 自動障害検出システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028309A (ja) * | 1973-07-11 | 1975-03-22 |
-
1981
- 1981-06-30 JP JP56102562A patent/JPS584419A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028309A (ja) * | 1973-07-11 | 1975-03-22 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027052A (ja) * | 1983-07-25 | 1985-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 保守インタフエ−ス切替制御方式 |
| US4696128A (en) * | 1985-02-05 | 1987-09-29 | Nifco, Inc. | Device for securing molding of automobile door |
| JPH06332825A (ja) * | 1993-05-26 | 1994-12-02 | Nec Corp | 自動障害検出システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213700B2 (ja) | 1987-03-28 |
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