JPS5843923B2 - リミッタ回路 - Google Patents
リミッタ回路Info
- Publication number
- JPS5843923B2 JPS5843923B2 JP54069029A JP6902979A JPS5843923B2 JP S5843923 B2 JPS5843923 B2 JP S5843923B2 JP 54069029 A JP54069029 A JP 54069029A JP 6902979 A JP6902979 A JP 6902979A JP S5843923 B2 JPS5843923 B2 JP S5843923B2
- Authority
- JP
- Japan
- Prior art keywords
- limiter
- switching element
- conduction
- current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
Description
【発明の詳細な説明】
本発明はリミッタ回路に関し特にリミッタトランジスタ
を用いたオーディオ機器に用いて好適なリミッタ回路に
関する。
を用いたオーディオ機器に用いて好適なリミッタ回路に
関する。
IJ ミック回路の代表的な例としては第1図Aに示す
如きダイオードリミッタがある。
如きダイオードリミッタがある。
これは互いに逆極性接続となるようにダイオード群り、
及びD2を信号ラインと接地間に並設したもので、正負
のリミッタレベル■cはダイオード群D1及びD2の各
直列接続個数により定まる。
及びD2を信号ラインと接地間に並設したもので、正負
のリミッタレベル■cはダイオード群D1及びD2の各
直列接続個数により定まる。
尚、R8は入力抵抗でありR2は出力抵抗を示している
。
。
か\るダイオ−トリミックの入出力特性は同図Bに示す
如く、ダイオードの順方向特性の非直線性に起因して、
理想的なリミッタ回路とはかけ離れたものとなっており
、よってこのリミッタの出力信号のTHD(全高調波歪
)は同図Cに示すように、入力信号がリミッタレベルv
c以下においても歪率が大きく特にオーディオ回路tこ
おけるリミッタとしては使用不可能となっている。
如く、ダイオードの順方向特性の非直線性に起因して、
理想的なリミッタ回路とはかけ離れたものとなっており
、よってこのリミッタの出力信号のTHD(全高調波歪
)は同図Cに示すように、入力信号がリミッタレベルv
c以下においても歪率が大きく特にオーディオ回路tこ
おけるリミッタとしては使用不可能となっている。
か\るダイオードリミッタの特性をより改善すべく、第
2図Aに示すようなトランジスタを用いたリミッタ回路
が用いられている。
2図Aに示すようなトランジスタを用いたリミッタ回路
が用いられている。
すなわち、リミッタ回路の基準電圧発生源として、定電
流源1及び2、ダイオードD3及びD4、抵抗R3及び
R4を用いることにより、正及び負の基準電圧士■□を
発生せしめている。
流源1及び2、ダイオードD3及びD4、抵抗R3及び
R4を用いることにより、正及び負の基準電圧士■□を
発生せしめている。
この正負の基準電圧士vRをそれぞれ制御(ベース)入
力とする一対のPNP及びNPNトランジスタQ1及び
Q2を設け、両トランジスタのコレクタを共通接続して
接地し、更に両トランジスタのエミッタを共通接続して
出力端子OUTとするものである。
力とする一対のPNP及びNPNトランジスタQ1及び
Q2を設け、両トランジスタのコレクタを共通接続して
接地し、更に両トランジスタのエミッタを共通接続して
出力端子OUTとするものである。
か\る構成によれば、例えば入力INの正レベルVIN
がVIN≧■R+■BE(トランジスタQ1のペースエ
ミッタ間電圧)となればトランジスタQ1は導通し、そ
の結果そのコレクタ端子電圧すなわち出力■。
がVIN≧■R+■BE(トランジスタQ1のペースエ
ミッタ間電圧)となればトランジスタQ1は導通し、そ
の結果そのコレクタ端子電圧すなわち出力■。
UTは■。=■□+■BP、なる一定の電圧にクランプ
され制限を受ける。
され制限を受ける。
これは入力INが負の場合も同様である。
従って、その入出力特性は同図Bの如くなってIJミッ
タ特性をはゾ満足することになる。
タ特性をはゾ満足することになる。
しかしながら、トランジスタそのもの5特性によりクリ
ップレベル■。
ップレベル■。
近傍の特性曲線がブロードとなるために、同図Cにその
入力レベル対歪率(THD)特性を示す如くやはり当該
部分にて歪率の悪化は避けられない。
入力レベル対歪率(THD)特性を示す如くやはり当該
部分にて歪率の悪化は避けられない。
本発明の目的はクリップ特性が良好なりリップ回路を提
供することである。
供することである。
本発明のクリップ回路は入力信号の絶対値レベルが所定
電圧を越えたときに導通してその導通期間中所定電圧を
出力するリミッタ用スイッチング素子を備えたリミッタ
回路を対象としており、このスイッチング素子の導通状
態を検出してこのスイッチング素子の導通を助長する信
号を発生しこのスイッチング素子の制御電極へ印加する
導通助長手段を有することを特徴としている。
電圧を越えたときに導通してその導通期間中所定電圧を
出力するリミッタ用スイッチング素子を備えたリミッタ
回路を対象としており、このスイッチング素子の導通状
態を検出してこのスイッチング素子の導通を助長する信
号を発生しこのスイッチング素子の制御電極へ印加する
導通助長手段を有することを特徴としている。
好ましくは、スイッチング素子として電流匍脚型のスイ
ッチング素子(例えばバイポーラトランジスタ)を用い
、導通助長手段としてスイッチング素子の導通電流を入
力としこの入力電流と対応した出力電流を発生してスイ
ッチング素子の制御電極へ印加するカレントミラー回路
を用いるものである。
ッチング素子(例えばバイポーラトランジスタ)を用い
、導通助長手段としてスイッチング素子の導通電流を入
力としこの入力電流と対応した出力電流を発生してスイ
ッチング素子の制御電極へ印加するカレントミラー回路
を用いるものである。
以下図面を参照しつつ本発明について説明する3第3図
は本発明の一実施例を示す図であり、Aはその等価回路
図である。
は本発明の一実施例を示す図であり、Aはその等価回路
図である。
図においては第2図と同等部分は同一符号により示され
ており、第2図と異なる部分のみについて説明するに、
正側リミッタ用のスイッチングトランジスタQ、の導通
状態を検出してこの導通を助長すべく、トランジスタQ
、のコレクタ出力電流を入力とし、その入力電流に対応
した出力電流を発生するカレントミラー回路3が設けら
れる。
ており、第2図と異なる部分のみについて説明するに、
正側リミッタ用のスイッチングトランジスタQ、の導通
状態を検出してこの導通を助長すべく、トランジスタQ
、のコレクタ出力電流を入力とし、その入力電流に対応
した出力電流を発生するカレントミラー回路3が設けら
れる。
この回路3はトランジスタQ1のコνクタと接地間に設
けられたダイオードD、と、このダイオードD5の両端
にベース、エミッタが接続されたNPN l−ランジス
タQ3と、ミラー転送比を決定するためにトランジスタ
Q3のエミッタと接地間に設けられた抵抗R5とより成
り、トランジスタQ3のコレクタ出力がカレントミラー
出力となってスイッチングトランジスタQ、のベース制
御入力へ印加されている。
けられたダイオードD、と、このダイオードD5の両端
にベース、エミッタが接続されたNPN l−ランジス
タQ3と、ミラー転送比を決定するためにトランジスタ
Q3のエミッタと接地間に設けられた抵抗R5とより成
り、トランジスタQ3のコレクタ出力がカレントミラー
出力となってスイッチングトランジスタQ、のベース制
御入力へ印加されている。
負側リミッタ用のスイッチングトランジスタQ2の導通
状態を検出して同じくこの導通状態を助長すべく、トラ
ンジスタQ2のコレクタ出力を入力電流とし、この入力
電流に対応した出力電流を発生するカレントミラー回路
4が設けられている。
状態を検出して同じくこの導通状態を助長すべく、トラ
ンジスタQ2のコレクタ出力を入力電流とし、この入力
電流に対応した出力電流を発生するカレントミラー回路
4が設けられている。
この回路4はダイオードD6.PNPトランジスタQ4
及びエミッタ抵抗R6より戊り、これら接続関係は正側
のカレントミラー回路3と同等構成となる。
及びエミッタ抵抗R6より戊り、これら接続関係は正側
のカレントミラー回路3と同等構成となる。
か\る構成において、入力信号レベル■□、が■c=■
R+■BEを越えるとトランジスタQ1が導通ずる。
R+■BEを越えるとトランジスタQ1が導通ずる。
その導通電流がカレントミラー回路3のダイオードD、
に流入するから、抵抗R5により定まるカレントミラー
比(こ応じた出力電流がトランジスタQ3のコレクタに
流れようとする。
に流入するから、抵抗R5により定まるカレントミラー
比(こ応じた出力電流がトランジスタQ3のコレクタに
流れようとする。
この出力電流はトランジスタQ、のベース電流以外のな
にものでもないから、トランジスタQ1は更に導通が促
進されることになる。
にものでもないから、トランジスタQ1は更に導通が促
進されることになる。
すなわち、トランジスタQ1の出力をトランジスタQ3
I(:、より反転してトランジスタQ1の制御入力とす
るいわゆる正帰還作用によるもので、更に換言すれば両
トランジスタQ、及’f’Q2によるサイリスク効果に
よってトランジスタQ、の導通は瞬時になされることに
なる。
I(:、より反転してトランジスタQ1の制御入力とす
るいわゆる正帰還作用によるもので、更に換言すれば両
トランジスタQ、及’f’Q2によるサイリスク効果に
よってトランジスタQ、の導通は瞬時になされることに
なる。
従って、そのコレクタ出力すなわちリミッタ出力VOU
Tは■c=vR+■BEに瞬時にクランプされる。
Tは■c=vR+■BEに瞬時にクランプされる。
か\る作用は負側のリミッタ部においても同様であるか
ら、同図に示す如き極めて良好なリミッタ特性が得られ
るものである。
ら、同図に示す如き極めて良好なリミッタ特性が得られ
るものである。
よって入力レベルとTHD歪率特性は同図Cに示すよう
に良好となる。
に良好となる。
抵抗R3及びR6の値を可変することによりリミッタ特
性を変化させることが可能である。
性を変化させることが可能である。
本発明によれば簡単な構成でリミッタ回路のリミッタ特
性を理想特性に近づけることができるので歪率の改善が
可能となり、特にオーディオ機器に最適となる。
性を理想特性に近づけることができるので歪率の改善が
可能となり、特にオーディオ機器に最適となる。
尚、上記におけるスイッチングトランジスタの導通助長
手段としてのカレントミラー回路は図示の構成に限定さ
れるものではなく、また基準電圧■Rの発生回路も種々
の改変が可能である。
手段としてのカレントミラー回路は図示の構成に限定さ
れるものではなく、また基準電圧■Rの発生回路も種々
の改変が可能である。
第1図Aはダイオードリミッタ回路図、Bはそのリミッ
タ特性図、Cはその歪率特性図、第2図Aは従来のトラ
ンジスタリミッタ回路図、Bはそのリミッタ特性図、C
はその歪率特性図、第3図Aは本発明の一実施例回路図
、Bはそのリミッタ特性図、Cはその歪率特性図である
。 主要部分の符号の説明、3,4・・・・・・カレントミ
ラー回路、Q、 、 Q2・・・・・・リミッタトラン
ジスタ。
タ特性図、Cはその歪率特性図、第2図Aは従来のトラ
ンジスタリミッタ回路図、Bはそのリミッタ特性図、C
はその歪率特性図、第3図Aは本発明の一実施例回路図
、Bはそのリミッタ特性図、Cはその歪率特性図である
。 主要部分の符号の説明、3,4・・・・・・カレントミ
ラー回路、Q、 、 Q2・・・・・・リミッタトラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 1 人力信号の絶対値レベルが所定電圧を越えたときに
導通してその導通期間中前記所定電圧を出力するリミッ
タ用スイッチング素子を備えたリミッタ回路であって、
前記リミッタ用スイッチング素子の導通状態を検出しこ
のスイッチング素子の導通を助長する信号を発生してこ
のスイッチング素子の制御電極へ印加する導通助長手段
を有するリミッタ回路。 2 前記スイッチング素子は電流制御型のスイッチング
素子であり、前記導通助長手段は前記スイッチング素子
の導通電流を入力としこの入力電流と対応した出力電流
を発生して前記スイッチング素子の制御電極へ印加する
カレントミラー回路よりなることを特徴とする特許請求
の範囲第1項記載のリミッタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54069029A JPS5843923B2 (ja) | 1979-06-02 | 1979-06-02 | リミッタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54069029A JPS5843923B2 (ja) | 1979-06-02 | 1979-06-02 | リミッタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55161408A JPS55161408A (en) | 1980-12-16 |
JPS5843923B2 true JPS5843923B2 (ja) | 1983-09-30 |
Family
ID=13390739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54069029A Expired JPS5843923B2 (ja) | 1979-06-02 | 1979-06-02 | リミッタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843923B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5836009A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 振幅制限回路 |
DE3140761C2 (de) * | 1981-10-14 | 1983-08-11 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltung zur Versteilerung der Flanken eines Videosignals, insbesondere für einen Videorecorder |
JPS62107509A (ja) * | 1985-11-05 | 1987-05-18 | Victor Co Of Japan Ltd | リミツタ回路 |
US5300900A (en) * | 1992-09-03 | 1994-04-05 | Watkins Johnson Company | High-frequency limiter and switch-limiter circuit having improved recovery time |
-
1979
- 1979-06-02 JP JP54069029A patent/JPS5843923B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS55161408A (en) | 1980-12-16 |
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