JPS5842266A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5842266A JPS5842266A JP14049281A JP14049281A JPS5842266A JP S5842266 A JPS5842266 A JP S5842266A JP 14049281 A JP14049281 A JP 14049281A JP 14049281 A JP14049281 A JP 14049281A JP S5842266 A JPS5842266 A JP S5842266A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に係り、特にサージ保護機能を有
する半導体集積回路装置に関するものである。
する半導体集積回路装置に関するものである。
現在の集積回路装置は、高集積化のため、従来のものに
比べて、素子形状が小さくなってきており、同時に接合
の耐圧も低くなってきている。それで、高インピーダン
ス入力回路を構成している初段トランジスタに静電誘導
や、何らかの原因でサージ電圧が加わり九場合、それの
接合が劣化したり、又は、破壊されるケースが多くなっ
てきており、集積回路装置の信頼性低下につながってい
る。
比べて、素子形状が小さくなってきており、同時に接合
の耐圧も低くなってきている。それで、高インピーダン
ス入力回路を構成している初段トランジスタに静電誘導
や、何らかの原因でサージ電圧が加わり九場合、それの
接合が劣化したり、又は、破壊されるケースが多くなっ
てきており、集積回路装置の信頼性低下につながってい
る。
そのために、外部端子と内部回路の入力端との間に、抵
抗やダイオードで構成したサージ保護装置を挿入するこ
とで、その対策が行なわれてきている。と仁ろが、この
種のサージ保護装置で、必要な性能を満たすためには、
サージ保膜素子の形状を大きなものにしなければならな
いために、チップ面積が大きくなり、収率が悪くなると
いう欠点があった。
抗やダイオードで構成したサージ保護装置を挿入するこ
とで、その対策が行なわれてきている。と仁ろが、この
種のサージ保護装置で、必要な性能を満たすためには、
サージ保膜素子の形状を大きなものにしなければならな
いために、チップ面積が大きくなり、収率が悪くなると
いう欠点があった。
本発明の目的は、チップ面積の縮少管財り、その収率を
高くした半導体集積回路装置１提供することにある。
高くした半導体集積回路装置１提供することにある。
本発明の特徴は、外部端子と内部回路の入力端との間に
素子が接続され、その素子が多角形の被分離領域に形成
されて成る半導体集積回路装置に於いて、この被分離領
域の少なくとも二辺の近傍に沿って、基板接続用開孔部
が設けられ、かつ、この開孔部に配線が接続されている
ことにょ〕、性能のよいサージ保護が可能な半導体集積
回路装置にある。
素子が接続され、その素子が多角形の被分離領域に形成
されて成る半導体集積回路装置に於いて、この被分離領
域の少なくとも二辺の近傍に沿って、基板接続用開孔部
が設けられ、かつ、この開孔部に配線が接続されている
ことにょ〕、性能のよいサージ保護が可能な半導体集積
回路装置にある。
本発明によれば、従来構造のものより小型で１かつ、応
答の早いサージ保護装置を得ることができて、チャ１面
積の縮少が計れ、その収率を高くすることが可能である
。又、それは、他の素子に寄生効果を及はさａｈとｉう
利点もある。
答の早いサージ保護装置を得ることができて、チャ１面
積の縮少が計れ、その収率を高くすることが可能である
。又、それは、他の素子に寄生効果を及はさａｈとｉう
利点もある。
以下、本発明の好ましい、実施例を第１図（ａ）。
（ｂ）に基づ込て説明する。
Ｐ型単結晶８１基板ｌに燐を拡散して、Ｎ型の被分離領
域２，２′を形成する。その内側にボロンをイオン注入
して抵抗領域３を形成する。
域２，２′を形成する。その内側にボロンをイオン注入
して抵抗領域３を形成する。
次に、高濃度のＩロンを熱拡散して、Ｐ＋領域４を形成
する。上層Ｋｇ化Ｈ５を積層して、抵抗体の開孔部８，
１３及び、ダイオードのカソード。
する。上層Ｋｇ化Ｈ５を積層して、抵抗体の開孔部８，
１３及び、ダイオードのカソード。
アノードの開孔ｆｌｓ１２，１３及び、本発明によると
ころの基板接続用開孔部６を選択的工、チングにて形成
する。この開孔部６は、第１図（ｂ）に示す様に、抵抗
素子及びダイオード素子の被分離領域２．２′に沿って
、四辺とも概ね、囲む様に形成しである点が重要である
。次に、Ａノを蒸着し、選択的工、チングにより所望の
電極１０，１１゜１４．１５及び、本発明によるところ
の基板接続用電極９ｔ−形成する０本発明の構造は、特
に複雑なプロセスを全く必要とせず、従来方法で簡単に
形成できるという利点を有して−る。
ころの基板接続用開孔部６を選択的工、チングにて形成
する。この開孔部６は、第１図（ｂ）に示す様に、抵抗
素子及びダイオード素子の被分離領域２．２′に沿って
、四辺とも概ね、囲む様に形成しである点が重要である
。次に、Ａノを蒸着し、選択的工、チングにより所望の
電極１０，１１゜１４．１５及び、本発明によるところ
の基板接続用電極９ｔ−形成する０本発明の構造は、特
に複雑なプロセスを全く必要とせず、従来方法で簡単に
形成できるという利点を有して−る。
次に、前記構造によるサージ保護装置の電気的動作を説
明する。
明する。
本発明による基板接続用電極９は、常に最低電位に、カ
ソード電極１４は、最高電位にバイアスしておく、電極
１ｏに負の大きなサージ電圧が入力された場合、抵抗３
とそれの被分離領域２及び基板１間で形成されるＰＮＰ
接合がオンして、サージ電流は、抵抗３と基板接続用電
極９間に、流れるため、電極１１にサージ電圧は現われ
ない。
ソード電極１４は、最高電位にバイアスしておく、電極
１ｏに負の大きなサージ電圧が入力された場合、抵抗３
とそれの被分離領域２及び基板１間で形成されるＰＮＰ
接合がオンして、サージ電流は、抵抗３と基板接続用電
極９間に、流れるため、電極１１にサージ電圧は現われ
ない。
しかしｔ従来構造の保護装置は、基板電極が必ずしも素
子近傍にない九め、サージ電流はＰ＋拡散層４の抵抗値
で制限されて、効果の小さいものであった。つまり、大
きな形状の抵抗素子を必要としていた。ところが、本発
明による基板接続用開孔部６及び基板接続用電極９′ｆ
：設けることによって、抵抗体３から基板接続用電極９
間のサージ電流電路は、低インピーダンスとなり、大き
なサージ電流をも許容できるため、抵抗素子の形状をよ
り小さくすることが可能となる。又、正のサージ電圧が
入力された場合、ダイオード素子がオンすると同時に、
抵抗体３とそれの被分離領域２及び基板１で形成される
ＰＮＰトランジスタのコレクターエ電、タ間が、ブレー
クダウンして、サージ電流は抵抗３から、本発明による
基板接続用電極９に流れ、内部回路は保護される。
子近傍にない九め、サージ電流はＰ＋拡散層４の抵抗値
で制限されて、効果の小さいものであった。つまり、大
きな形状の抵抗素子を必要としていた。ところが、本発
明による基板接続用開孔部６及び基板接続用電極９′ｆ
：設けることによって、抵抗体３から基板接続用電極９
間のサージ電流電路は、低インピーダンスとなり、大き
なサージ電流をも許容できるため、抵抗素子の形状をよ
り小さくすることが可能となる。又、正のサージ電圧が
入力された場合、ダイオード素子がオンすると同時に、
抵抗体３とそれの被分離領域２及び基板１で形成される
ＰＮＰトランジスタのコレクターエ電、タ間が、ブレー
クダウンして、サージ電流は抵抗３から、本発明による
基板接続用電極９に流れ、内部回路は保護される。
従って、本発明によれば、従来の基準を満たすサージ保
鏝装置をより小さな形状で実現できる事になり、集積回
路の集積Ｗを向上できる。
鏝装置をより小さな形状で実現できる事になり、集積回
路の集積Ｗを向上できる。
次に、第２の実施例を、第２図（ａ）、 （ｂ）に基づ
いて説明する。
いて説明する。
Ｐ型単結晶シリコン基板１６にＮ型のエピタキシャル層
１７を成長させ、その後、選択酸化により素子分離領域
１９を形成する。その際、本特許によるところの基板接
続用開孔部２４が設けられていることが重要である。次
にＰ十拡散を行なって、Ｐ 領域１８を形成する。更に
、拡散によりＰ″″領域２１．Ｐ 領域２２及びＮ 領
域２３’ｉ形成する０次に上層に酸化膜を成長させた後
、選択エツチングにより、開孔［２６，２７，２８゜２
９及び、基板接続用開孔部２４ｔ−形成する。その後、
上層にアルミに蒸着し、選択エッチで抵抗電極３０，３
１、カソード電極３２、アノード電極３３及び本発明に
よるところの基板接続用電極２５ｔ−形成する。
１７を成長させ、その後、選択酸化により素子分離領域
１９を形成する。その際、本特許によるところの基板接
続用開孔部２４が設けられていることが重要である。次
にＰ十拡散を行なって、Ｐ 領域１８を形成する。更に
、拡散によりＰ″″領域２１．Ｐ 領域２２及びＮ 領
域２３’ｉ形成する０次に上層に酸化膜を成長させた後
、選択エツチングにより、開孔［２６，２７，２８゜２
９及び、基板接続用開孔部２４ｔ−形成する。その後、
上層にアルミに蒸着し、選択エッチで抵抗電極３０，３
１、カソード電極３２、アノード電極３３及び本発明に
よるところの基板接続用電極２５ｔ−形成する。
上記構造を備えたサージ保護装置は、基板接続用電極２
５に最低電位を、カソード電極３２に最高電位を常時バ
イアスしておき、抵抗電極３０から入力を加える様にす
れば、前例１と同様に負及び正のす−ジ電圧に対して、
小型のサージ保護装置で、十分強い特性を得ることが可
能となる。
５に最低電位を、カソード電極３２に最高電位を常時バ
イアスしておき、抵抗電極３０から入力を加える様にす
れば、前例１と同様に負及び正のす−ジ電圧に対して、
小型のサージ保護装置で、十分強い特性を得ることが可
能となる。
さらに第３の実施例を、第３図（５１）、 （ｂ）に基
づｂて説明する。
づｂて説明する。
Ｐ型単結晶シリコン基板３４に、Ｎ型の墳込み層３５を
形成し、そして、Ｎ型のエピタキシャル層４０ｔ−成長
させる０次に、拡散にょＩＦ”領域＋ ３６及びＮ 領域３８ｔ−形成する。上層に酸化膜３７
ｖｉ−成長させ、開孔部４１及び本発明によるところの
基板接続用開孔部３９ｔ−選択的に工、チングにより形
成する。そして、アル１１−蒸着して選択的工、チング
を行なって、電極４２及び基板接続用電極４０を形成で
きる。この形式では、ダイオードの順方向に正のサージ
電圧がかかる場合は、順方向の低インピーダンスで、円
ｆｆｌ素子に高圧がかかるのｔ防ぎ、逆方向のサージ電
圧の場合は、数Ｖ〜ＩＯＶ程度でブレーク・ダウンし、
内部回路を保護する。
形成し、そして、Ｎ型のエピタキシャル層４０ｔ−成長
させる０次に、拡散にょＩＦ”領域＋ ３６及びＮ 領域３８ｔ−形成する。上層に酸化膜３７
ｖｉ−成長させ、開孔部４１及び本発明によるところの
基板接続用開孔部３９ｔ−選択的に工、チングにより形
成する。そして、アル１１−蒸着して選択的工、チング
を行なって、電極４２及び基板接続用電極４０を形成で
きる。この形式では、ダイオードの順方向に正のサージ
電圧がかかる場合は、順方向の低インピーダンスで、円
ｆｆｌ素子に高圧がかかるのｔ防ぎ、逆方向のサージ電
圧の場合は、数Ｖ〜ＩＯＶ程度でブレーク・ダウンし、
内部回路を保護する。
以上、本発明の実施例につｂて説明したが、本発明の主
要部分は、外部端子と内部回路の入方端との間に、素子
が接続され、その素子が多角形の被分離領域に形成され
て成る半導体集積回路装置に於いて、 （１）該被分離領域の少なくとも二辺の近傍に沿って、
基板接続用開孔部が設けられ、かつ、（２）該開孔部に
配線が接続されている、ことを特徴とする半導体集積回
路装置にあり、上記実施例に限定されるものではなく、
特許請求の範囲に示される全ての範囲に及ぶ。
要部分は、外部端子と内部回路の入方端との間に、素子
が接続され、その素子が多角形の被分離領域に形成され
て成る半導体集積回路装置に於いて、 （１）該被分離領域の少なくとも二辺の近傍に沿って、
基板接続用開孔部が設けられ、かつ、（２）該開孔部に
配線が接続されている、ことを特徴とする半導体集積回
路装置にあり、上記実施例に限定されるものではなく、
特許請求の範囲に示される全ての範囲に及ぶ。
以上述べ危機に、本発明によれば、保護装置のサージ電
流用電路のインピーダンスを低くでき、より大きなサー
ジ電流を許容できるので、大きな形状の素子を必要とす
る従来構造の欠点を除去できて、従来のものにくらべて
きわめて小型で、かつ、収率の高いサージ保膜回路の半
導体集積回路を得ることができる。
流用電路のインピーダンスを低くでき、より大きなサー
ジ電流を許容できるので、大きな形状の素子を必要とす
る従来構造の欠点を除去できて、従来のものにくらべて
きわめて小型で、かつ、収率の高いサージ保膜回路の半
導体集積回路を得ることができる。
第１図（ａ）、 （ｂ）は、本発明の第１の実施例を示
す断面図及び平面図、第２図（ａ）、 （ｂ）は、第２
の実施例を示す断面図及び平面図％１１１３図（ａ）、
（ｂ）は第３の実施例を示す断面図及び平面図、であ
る。 尚、図に於いて、 １・・・・・・Ｐ型単結晶シリコン基板、２，２’・・
・・・・被分離領域、３・・・・・・抵抗体、４・・・
・・・Ｐ 領域、５・・・・・・酸化膜、６・・・・・
・基板接続用開孔部、７・・・・・・Ｎ＋領穢％８．１
３・・・・・・抵抗体の開孔部、９・・・・・・基板接
続用電極、１０．１１・・・・・・抵抗の電極、１２・
・・ダイオードのカソード開孔部、１３・・・・・・ダ
イオードのアノード開孔部、１４・・・・・・ダイオー
ドのカソード電極、１５・・・・・・ダイオードのアノ
ード電極、１６・・・・・・Ｐ型単結晶シリコン基板％
１７・・・・・・Ｎ＠エピタキシャル層、１８・・・・
・・Ｐ 領域、１９・・・・・・厚い酸化膜、２０・・
・・・・酸化膜、２１・・・・・・Ｐ 領域、２２・・
・・・・Ｐ 領域、２３・・・・・・Ｎ 領域、２４・
・・・・・基板接続用開孔部、２５・・・・・・基板接
続用電極、２６．２７・・・・・・抵抗体の開孔部、２
８・・・・・・ダイオードのカソード開孔部、２９・・
・・・・ダイオードのアノード開孔部、３０，３１・・
・・・・抵抗体の電極、３２・・・・・・ダイオードの
カソード電極、３３・・・・・・ダイオードのアノード
電極、３４・・・・・・Ｐ型単結晶シリコン基板、３５
・・・・・・Ｎ型の埋込み層、３６・・・・・・Ｐ＋領
域、３７・・・・・・酸化膜、３８・・・・・・Ｎ＋領
領域３９・・・・・・基板接続用開孔部、４０・・・・
・・基板接続用電極、４１・・・・・・ダイオードのカ
ソード開孔部、４２・・・・・・ダイオードのカソード
電極、である。
す断面図及び平面図、第２図（ａ）、 （ｂ）は、第２
の実施例を示す断面図及び平面図％１１１３図（ａ）、
（ｂ）は第３の実施例を示す断面図及び平面図、であ
る。 尚、図に於いて、 １・・・・・・Ｐ型単結晶シリコン基板、２，２’・・
・・・・被分離領域、３・・・・・・抵抗体、４・・・
・・・Ｐ 領域、５・・・・・・酸化膜、６・・・・・
・基板接続用開孔部、７・・・・・・Ｎ＋領穢％８．１
３・・・・・・抵抗体の開孔部、９・・・・・・基板接
続用電極、１０．１１・・・・・・抵抗の電極、１２・
・・ダイオードのカソード開孔部、１３・・・・・・ダ
イオードのアノード開孔部、１４・・・・・・ダイオー
ドのカソード電極、１５・・・・・・ダイオードのアノ
ード電極、１６・・・・・・Ｐ型単結晶シリコン基板％
１７・・・・・・Ｎ＠エピタキシャル層、１８・・・・
・・Ｐ 領域、１９・・・・・・厚い酸化膜、２０・・
・・・・酸化膜、２１・・・・・・Ｐ 領域、２２・・
・・・・Ｐ 領域、２３・・・・・・Ｎ 領域、２４・
・・・・・基板接続用開孔部、２５・・・・・・基板接
続用電極、２６．２７・・・・・・抵抗体の開孔部、２
８・・・・・・ダイオードのカソード開孔部、２９・・
・・・・ダイオードのアノード開孔部、３０，３１・・
・・・・抵抗体の電極、３２・・・・・・ダイオードの
カソード電極、３３・・・・・・ダイオードのアノード
電極、３４・・・・・・Ｐ型単結晶シリコン基板、３５
・・・・・・Ｎ型の埋込み層、３６・・・・・・Ｐ＋領
域、３７・・・・・・酸化膜、３８・・・・・・Ｎ＋領
領域３９・・・・・・基板接続用開孔部、４０・・・・
・・基板接続用電極、４１・・・・・・ダイオードのカ
ソード開孔部、４２・・・・・・ダイオードのカソード
電極、である。
Claims (1)
- 外部端子と、内部回路の入力端との間に素子が接続され
、該素子が多角形の被分離領域に形成されて成る半導体
集積回路装置に於いて、該被分離領域の少なくとも二辺
の近傍に沿って基板接続用開孔部が設けられ、該開孔部
に配線が接続されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049281A JPS5842266A (ja) | 1981-09-07 | 1981-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049281A JPS5842266A (ja) | 1981-09-07 | 1981-09-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5842266A true JPS5842266A (ja) | 1983-03-11 |
Family
ID=15269874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14049281A Pending JPS5842266A (ja) | 1981-09-07 | 1981-09-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842266A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221779A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Bipolar-type semidonductor integrating circuit unit |
| JPS55140263A (en) * | 1979-04-19 | 1980-11-01 | Mitsubishi Electric Corp | Surge preventive circuit for bipolar integrated circuit |
-
1981
- 1981-09-07 JP JP14049281A patent/JPS5842266A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221779A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Bipolar-type semidonductor integrating circuit unit |
| JPS55140263A (en) * | 1979-04-19 | 1980-11-01 | Mitsubishi Electric Corp | Surge preventive circuit for bipolar integrated circuit |
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