JPS5839323A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5839323A JPS5839323A JP56137297A JP13729781A JPS5839323A JP S5839323 A JPS5839323 A JP S5839323A JP 56137297 A JP56137297 A JP 56137297A JP 13729781 A JP13729781 A JP 13729781A JP S5839323 A JPS5839323 A JP S5839323A
- Authority
- JP
- Japan
- Prior art keywords
- address
- rom
- signal
- data
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央演算処理装置（以下ＣＰＵと称する）勢ｔ
−有するデータ処理装置に関し、特にＣＰＵのり七ット
状態後の命令実行に際し、スタート番地【任意に選択可
能としたデータ処理装置を提供するものである。
−有するデータ処理装置に関し、特にＣＰＵのり七ット
状態後の命令実行に際し、スタート番地【任意に選択可
能としたデータ処理装置を提供するものである。
一般に、ＣＰＵ を含むデータ処理装置は命令の実行停
止の状況Ｋかかわらず、一定、＝＋の命令から実行開始
上行うよう電源投入時にはＣＰＵに対しリセットがかけ
られる。したがって、ｃｐｕはリセットがかけられると
、各命令の格納式れる番地のひとつ全指定するプログラ
ムカワンタの内容會零とし、スタート番地は通常零番地
となっている。
止の状況Ｋかかわらず、一定、＝＋の命令から実行開始
上行うよう電源投入時にはＣＰＵに対しリセットがかけ
られる。したがって、ｃｐｕはリセットがかけられると
、各命令の格納式れる番地のひとつ全指定するプログラ
ムカワンタの内容會零とし、スタート番地は通常零番地
となっている。
−知のようにＣＰＵはアドレスバス愈らびにデータバス
會介してリードオンリーメモ９（以下翼ＯＭと称丁ゐ）
Ｋ接続畜れ、この鳳ＯＭに上述の命令が格納でれる。し
たがって、このＲＯＭの零番地に社ＣＰＵが最初に実行
開始するスタート命令が書込まれている。ＣＰＵはリセ
ット纏れると、プログツムカワンタＯ内容【上述のよう
に零とし、ＲＯＭの零番地を指定するアドレス１号【ア
ドレスバスに送出し、ＲＯＭから零番地に書込まれてい
る命令に対応したデータをデータバスに送出する。ＣＰ
Ｕはこのデータバスのデータを取込んで解読を行い、こ
の解読結果に基づく命令を実行する。
會介してリードオンリーメモ９（以下翼ＯＭと称丁ゐ）
Ｋ接続畜れ、この鳳ＯＭに上述の命令が格納でれる。し
たがって、このＲＯＭの零番地に社ＣＰＵが最初に実行
開始するスタート命令が書込まれている。ＣＰＵはリセ
ット纏れると、プログツムカワンタＯ内容【上述のよう
に零とし、ＲＯＭの零番地を指定するアドレス１号【ア
ドレスバスに送出し、ＲＯＭから零番地に書込まれてい
る命令に対応したデータをデータバスに送出する。ＣＰ
Ｕはこのデータバスのデータを取込んで解読を行い、こ
の解読結果に基づく命令を実行する。
ところで近年、プログラムの融通性を計るために、零番
地を先頭番地とする領域をＲＯＭに書込まれるデータの
丸めのＲＯＭの領域とせずに、書込みおよび読出しの行
えるランダム・アゲ七ス・メモリ（以下ＲＡＭと称する
）のためのＲＡＭ領域とすることが提案てれている。
地を先頭番地とする領域をＲＯＭに書込まれるデータの
丸めのＲＯＭの領域とせずに、書込みおよび読出しの行
えるランダム・アゲ七ス・メモリ（以下ＲＡＭと称する
）のためのＲＡＭ領域とすることが提案てれている。
しかしながら、リセット状態彼、ＣＰＵ が零番地を指
定するアドレス信号をアドレスバスに送出して亀、この
時点では凰ムＭに何の情報も書込まれて込ないので、Ｃ
ＰＵはこの時点で動作を停止してしまう、このため、り
令ット状腸後ＫＣＰυに対して最初に実行する命令を与
えるには非常に複雑な外部回路を設けねばならない欠点
を有していた。
定するアドレス信号をアドレスバスに送出して亀、この
時点では凰ムＭに何の情報も書込まれて込ないので、Ｃ
ＰＵはこの時点で動作を停止してしまう、このため、り
令ット状腸後ＫＣＰυに対して最初に実行する命令を与
えるには非常に複雑な外部回路を設けねばならない欠点
を有していた。
本発明の目的社零番地を先頭番地とする領域をＲＡＭ領
域として使用しても簡単な回路構成によって各部の初期
値設定を可能とし、所定のルーテンに従ってＣＰＵを動
作１せることができるデータ処理装置を提供することに
ある。
域として使用しても簡単な回路構成によって各部の初期
値設定を可能とし、所定のルーテンに従ってＣＰＵを動
作１せることができるデータ処理装置を提供することに
ある。
このような目的を達成するために、本発明はリセット状
ｉ後Ｋ ＣＰＵがアドレスバスに送出する零番地を懺わ
丁アドレス信号をセレクタを介して第１のＲＯＭに供給
し、第１のＲＯＭにはあらかじめ第２のＲＯＭを指定す
る命令を書込んでおき、第２のＩＥＯＭはアドレスバス
に接続されるメモリを第１の凰ＯＭからＲＡＭに切換え
る命令を書込んでおく。そして第１ｏＲＯＭが上述の命
令をデータバスに送出し、この命令を解読し九〇ＰＵは
セレクタに対しデータバスと接続すべきメ峰りを、第１
のｌＲＯＭから翼ム舅に切換えるよう指令する信号を送
出するものである。以下図面を用いて本発明を詳細に説
明する。
ｉ後Ｋ ＣＰＵがアドレスバスに送出する零番地を懺わ
丁アドレス信号をセレクタを介して第１のＲＯＭに供給
し、第１のＲＯＭにはあらかじめ第２のＲＯＭを指定す
る命令を書込んでおき、第２のＩＥＯＭはアドレスバス
に接続されるメモリを第１の凰ＯＭからＲＡＭに切換え
る命令を書込んでおく。そして第１ｏＲＯＭが上述の命
令をデータバスに送出し、この命令を解読し九〇ＰＵは
セレクタに対しデータバスと接続すべきメ峰りを、第１
のｌＲＯＭから翼ム舅に切換えるよう指令する信号を送
出するものである。以下図面を用いて本発明を詳細に説
明する。
図は本発明の一夷總例を示すプロラダ図である。
同図において、１はｃｐｖであってリセット入力１１１
に図示しない外部装置からりセット動作を行わせるため
の信号が供給されると、ＣＰＵＩ Ｈ出力端Ａｔ）Ｒ
からアドレスバスに対して零番地を懺わ丁アドレス信号
を送出する。このアドレスバスにはデコーダ２およびセ
レクタ８が接続でれている。デコーダ２はＣＰＵＩ の
出力端Ｉ ＯＲＱからデコーダを活性化するための信号
（以下活性化信号と称する）が与えられることによって
アドレスバスに乗っているアドレス信号を取り込む。ｔ
＊このデコーダ２はあらかじめ決められ九＠１の番地を
嵌わすアドレス信号を権り込む場合にのみ出力端２ａか
らそのデータを出力する。ここで＃！１の番地は零番地
以外のものとしている。ラッチ回路４はデコーダ２から
出力される仁のデータをラッチする。セレクタ３は入力
端Ｓａ Ｋ供給葛れたアドレス信号を第１の出力端ｈｔ
たは、第２の出力端ｓ４のいずれか一方に出力する。こ
の選択動作はラッチ回路４にデータがラッテされること
によってセレクタ３の入力１）Ｉ！ｉｂ に切換信号が
与えらｎると、第１出力ＭＳｄ側へ入力データを出力す
るように設定されている。
に図示しない外部装置からりセット動作を行わせるため
の信号が供給されると、ＣＰＵＩ Ｈ出力端Ａｔ）Ｒ
からアドレスバスに対して零番地を懺わ丁アドレス信号
を送出する。このアドレスバスにはデコーダ２およびセ
レクタ８が接続でれている。デコーダ２はＣＰＵＩ の
出力端Ｉ ＯＲＱからデコーダを活性化するための信号
（以下活性化信号と称する）が与えられることによって
アドレスバスに乗っているアドレス信号を取り込む。ｔ
＊このデコーダ２はあらかじめ決められ九＠１の番地を
嵌わすアドレス信号を権り込む場合にのみ出力端２ａか
らそのデータを出力する。ここで＃！１の番地は零番地
以外のものとしている。ラッチ回路４はデコーダ２から
出力される仁のデータをラッチする。セレクタ３は入力
端Ｓａ Ｋ供給葛れたアドレス信号を第１の出力端ｈｔ
たは、第２の出力端ｓ４のいずれか一方に出力する。こ
の選択動作はラッチ回路４にデータがラッテされること
によってセレクタ３の入力１）Ｉ！ｉｂ に切換信号が
与えらｎると、第１出力ＭＳｄ側へ入力データを出力す
るように設定されている。
今、ＣＰＵ １からアドレスバスに送出されているのは
零番地を表わすアドレス信号であるから、これはデコー
ダ２に対してあらかじめ決められたアドレス信号ではな
いため、デコーダ２は何らデータを出力しない。この結
果、ラッチ回路４には、ラッテ石れるデータがないため
、セレクタ３の入力端３ｂ には切換信号が供給されな
い。従ってセレクタ３はアドレスバスから入力端３１
に供給てれているアドレス信号を第１のＲＯＭ ５に供
給する。
零番地を表わすアドレス信号であるから、これはデコー
ダ２に対してあらかじめ決められたアドレス信号ではな
いため、デコーダ２は何らデータを出力しない。この結
果、ラッチ回路４には、ラッテ石れるデータがないため
、セレクタ３の入力端３ｂ には切換信号が供給されな
い。従ってセレクタ３はアドレスバスから入力端３１
に供給てれているアドレス信号を第１のＲＯＭ ５に供
給する。
絽ｌのＲＯＭ ５は最初にＣＰＵ１が実行すべき命令が
零番地に書込まれた固定メモリである。したがって、ア
ドレスバスからセレクタ３を介して零番地を渋わ丁アド
レス信号が第１のＲＯＭ ５に供給葛れると、第１のＲ
ＯＭ ！ ｄ書込まれている命令をデータバスに送出す
る、この第１のＲＯＭ５の零番地はＣＰＵ １ が零
番地と上述の第１の番地とは異なるｊＩ２の番地金費わ
すアドレス信号をアドレスバスに乗せ、この第２の番地
のアドレス信号に応じて第２のＲＯＭｇをアクセスする
命令を内容としてあらηλじめ書き込ｔｎている。した
がって、ＣＰＵ １ は第１のＲＯＭ５からデータバ
スに乗せられたこの命令を取込んで実行する。
零番地に書込まれた固定メモリである。したがって、ア
ドレスバスからセレクタ３を介して零番地を渋わ丁アド
レス信号が第１のＲＯＭ ５に供給葛れると、第１のＲ
ＯＭ ！ ｄ書込まれている命令をデータバスに送出す
る、この第１のＲＯＭ５の零番地はＣＰＵ １ が零
番地と上述の第１の番地とは異なるｊＩ２の番地金費わ
すアドレス信号をアドレスバスに乗せ、この第２の番地
のアドレス信号に応じて第２のＲＯＭｇをアクセスする
命令を内容としてあらηλじめ書き込ｔｎている。した
がって、ＣＰＵ １ は第１のＲＯＭ５からデータバ
スに乗せられたこの命令を取込んで実行する。
この結ｌ ＣＰＵ１ はアドレスバスに第２のＲＯＭ６
の第２の番地を狭わ丁アドレス信号を乗せる。
の第２の番地を狭わ丁アドレス信号を乗せる。
第２のＲＯＭ ｌｉｔはそこに書込まれている命令をデ
ータバスに送出する。この時、第２のＲＯＭ Ｂの先頭
番地には、デコーダ２の活性化信号を送出する命令が書
込まれ、次の番地にはデコーダ２に対してあらかじめ定
められた第１の書込を表わすアドレス信号をデータバス
に送出する命令を内容としてあらかじめ書き込まれてい
る。このことにょ夕、ＣＰＵＩ はデコーダ２に対し
て活性化信号を送出するとともに、データバスに対して
あらかじめ定められている第４の書込をｐわ丁アドレス
信号を送出する。
ータバスに送出する。この時、第２のＲＯＭ Ｂの先頭
番地には、デコーダ２の活性化信号を送出する命令が書
込まれ、次の番地にはデコーダ２に対してあらかじめ定
められた第１の書込を表わすアドレス信号をデータバス
に送出する命令を内容としてあらかじめ書き込まれてい
る。このことにょ夕、ＣＰＵＩ はデコーダ２に対し
て活性化信号を送出するとともに、データバスに対して
あらかじめ定められている第４の書込をｐわ丁アドレス
信号を送出する。
デコーダ１はＣＰＵ １ から活性化信号が与えられ
ると、アドレスバスに乗っているアドレス信号を取り込
み、出力端２ａからこのデータを出力する。この結果ラ
ッチ回路４はデコーダ２から供給されるデータを保持し
て切換信号をｄカする。従って、セレクタ３０入力端３
１ は第１のＲＯＭ ５に接続されていたものがＲＡＭ
７ ＠に接続式れる。
ると、アドレスバスに乗っているアドレス信号を取り込
み、出力端２ａからこのデータを出力する。この結果ラ
ッチ回路４はデコーダ２から供給されるデータを保持し
て切換信号をｄカする。従って、セレクタ３０入力端３
１ は第１のＲＯＭ ５に接続されていたものがＲＡＭ
７ ＠に接続式れる。
第２のＲＯＭ ＠からは前述したように、デコーダ２に
対してあらかじめ決められた第１の番地をｐわ丁アドレ
ス信号を送出した後、第２のＲＯＭｇの先頭番地の次の
番地を指定する命令が送出式れるので、ＣＰＵ １はこ
の命令を実行する。この結果、アドレスバスには第２の
ＲＯＭ ８の先頭番地の次の書込を費わ丁信号が送出さ
れるので、第２のＲＯＭ Ｂはこの番地に格納１れてい
る命令をデータバスに送出する。このときの命令はセレ
クタ３が８ＡＭγ側に接続１ｊｉｆ′Ｌえ後ＫＣＰＵ１
が実行する命令とし、以下同様に次々にＣＰＵ １が実
行する命令を＃Ｉ２のＲＯＭｇに書込んでおけば、零番
地を先頭番地とするＲＡＭ ７がセレダＩｓを介してア
ドレスバスに接続した後も、ＣＰＵ １ は実行すべ
き命令が次々に供給１詐る。
対してあらかじめ決められた第１の番地をｐわ丁アドレ
ス信号を送出した後、第２のＲＯＭｇの先頭番地の次の
番地を指定する命令が送出式れるので、ＣＰＵ １はこ
の命令を実行する。この結果、アドレスバスには第２の
ＲＯＭ ８の先頭番地の次の書込を費わ丁信号が送出さ
れるので、第２のＲＯＭ Ｂはこの番地に格納１れてい
る命令をデータバスに送出する。このときの命令はセレ
クタ３が８ＡＭγ側に接続１ｊｉｆ′Ｌえ後ＫＣＰＵ１
が実行する命令とし、以下同様に次々にＣＰＵ １が実
行する命令を＃Ｉ２のＲＯＭｇに書込んでおけば、零番
地を先頭番地とするＲＡＭ ７がセレダＩｓを介してア
ドレスバスに接続した後も、ＣＰＵ １ は実行すべ
き命令が次々に供給１詐る。
なお、第２のＲＯＭ Ｍは任意の番地を先頭番地として
ＣＰＵ ｌ が実行する命令を書込むことができるので
、このデータ処理装置はリセット動作後のスタート番地
を任意に選択できる。
ＣＰＵ ｌ が実行する命令を書込むことができるので
、このデータ処理装置はリセット動作後のスタート番地
を任意に選択できる。
以上説明したように、本発明に係るデータ処理装置は、
リセット状態後にＣＰＵがアドレスバスに送出する零番
地を懺わすアドレス信号をセレクタを介して第１のＲＯ
Ｍに供給し、第１のＲＯＭにはあらかじめ第２のＲＯＭ
の先頭番地を指定する命令を書込んでおき、繭２のＲＯ
Ｍはアドレスバスに接続されるメモリを第１のＲＯＭか
らＲＡＭに切換える命令を書込んでおくものであるから
、零番地を先頭番地とする領緘をＲＡＭ ＩＩ域として
使用しても、簡単な回路構成に１ってＣＰＵを動作させ
ることができる。
リセット状態後にＣＰＵがアドレスバスに送出する零番
地を懺わすアドレス信号をセレクタを介して第１のＲＯ
Ｍに供給し、第１のＲＯＭにはあらかじめ第２のＲＯＭ
の先頭番地を指定する命令を書込んでおき、繭２のＲＯ
Ｍはアドレスバスに接続されるメモリを第１のＲＯＭか
らＲＡＭに切換える命令を書込んでおくものであるから
、零番地を先頭番地とする領緘をＲＡＭ ＩＩ域として
使用しても、簡単な回路構成に１ってＣＰＵを動作させ
ることができる。
図は本発明の一実糟例を示すプロラグ図である。
１・・・−マイダａコンビスータ（ＣＰＵ）、２・・・
・デコーダ、３・・・・セレクタ、４・・・・フツテ回
路、５，６・・・・リードオンリーメモリ（ＲＯＭ）、
Ｔ−争・・ランダムアクセスメモリ（ＲＡＭ）。 特許出願人 新日本電気株式会社 代理人 山川政情（参１か１名）
・デコーダ、３・・・・セレクタ、４・・・・フツテ回
路、５，６・・・・リードオンリーメモリ（ＲＯＭ）、
Ｔ−争・・ランダムアクセスメモリ（ＲＡＭ）。 特許出願人 新日本電気株式会社 代理人 山川政情（参１か１名）
Claims (1)
- 【特許請求の範囲】 リセット時には零番地を表わすアドレス信号をアドレス
バスに送出する中央演算処理装置がこのアドレス信号が
夛わ丁番地に対して、データバスから供給てれるデータ
の書込みおよび読出しを行うランダムアクセスメモリ會
備え九データ処１１鋏置において、あらかじめ決められ
九零番地以外の第１の番地を表わすアドレス信号を解読
するデコーダと、このデコーダから出力されゐデータ【
ラッチするランチ回路と、このラッチ回路のラッチ出力
が与えられることによって前記中央演算処理装置から送
出されるアドレス信号を第１の出力端かも第２の出刃端
へ選・択的に切換えて出力するセレクタと、このセレク
タのｔｊ／Ｅｌの出力端から供給されるアドレス信号が
零番地を懺わ丁時に、あらかじめ定められた零番地【除
く第２の番地會吹わ丁アドレス信号を送出する命令が書
き込まれた第１の固定メモリと、前記第２の番地１−勇
わ丁アトＷＸ信号がアトシスパスに供給された時に前記
第１の番地會費わ丁アドレス信号を送出する命令が書き
込まれた嬉２の固定メモリとを備え、前記ランダムアク
セスメモリはセレクタの第２の出力端とデータバスとの
間に接ＩＩ！−ｉｆれたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137297A JPS5839323A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137297A JPS5839323A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839323A true JPS5839323A (ja) | 1983-03-08 |
Family
ID=15195385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137297A Pending JPS5839323A (ja) | 1981-08-31 | 1981-08-31 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839323A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315033A (en) * | 1976-07-27 | 1978-02-10 | Nec Corp | Starting system for computer |
| JPS55127640A (en) * | 1979-03-23 | 1980-10-02 | Nec Home Electronics Ltd | Control system of microcomputer |
| JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
-
1981
- 1981-08-31 JP JP56137297A patent/JPS5839323A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315033A (en) * | 1976-07-27 | 1978-02-10 | Nec Corp | Starting system for computer |
| JPS55127640A (en) * | 1979-03-23 | 1980-10-02 | Nec Home Electronics Ltd | Control system of microcomputer |
| JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
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