JPS5839111A - スイッチドキャパシタ積分器 - Google Patents
スイッチドキャパシタ積分器Info
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- JPS5839111A JPS5839111A JP56137237A JP13723781A JPS5839111A JP S5839111 A JPS5839111 A JP S5839111A JP 56137237 A JP56137237 A JP 56137237A JP 13723781 A JP13723781 A JP 13723781A JP S5839111 A JPS5839111 A JP S5839111A
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- JP
- Japan
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- operational amplifier
- input terminal
- circuit
- power supply
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えば電子フィルタ、音声ｍｍ回路、音声
合成回路等に用いられるスイッチドキャ／ぐシタ積分器
に関する。
合成回路等に用いられるスイッチドキャ／ぐシタ積分器
に関する。
篤１図はスイッチドキャ／々シタ回路の基本回路、第２
図はその等価回路を示す。第１図において、切換スイッ
チＳの第１接点ａは入力端子１１に、また第２接点すは
出力端子１２に％また共通接続点Ｃはキヤ／豐シタＣ５
ｔ−介して接地端にそれぞれ接続されている。上記入力
端子１ノ、出力端子１２には対接地電位Ｖｌ ｅ ｖ、
が加えられ、前記スイッチＳは１秒間に！８回切夛換え
られる−い會、第１図（ａ） Ｋ示すようにスイッチＳ
が入力端子１１側に接続されたとき、キャパシタＣ，に
充電される電荷Ｑ１は「ｑ１耽Ｃａ・ＶＩＪとなる０次
に第・１図体）に示すようにスイッチＳが出力端子１７
１１に接続されると、キャパシタＣＢの電荷Ｑ■はｒ
（ｈ ＝Ｃｍ・Ｖ、 Ｊとなる。従ってスイッチＳが入
力端子１１＠から出力端子１２側へ切夛換わる一連の動
作によシ、入力端子Ｊ１から出力端子１２へΔＱの電荷
が移動したと考えられる。
図はその等価回路を示す。第１図において、切換スイッ
チＳの第１接点ａは入力端子１１に、また第２接点すは
出力端子１２に％また共通接続点Ｃはキヤ／豐シタＣ５
ｔ−介して接地端にそれぞれ接続されている。上記入力
端子１ノ、出力端子１２には対接地電位Ｖｌ ｅ ｖ、
が加えられ、前記スイッチＳは１秒間に！８回切夛換え
られる−い會、第１図（ａ） Ｋ示すようにスイッチＳ
が入力端子１１側に接続されたとき、キャパシタＣ，に
充電される電荷Ｑ１は「ｑ１耽Ｃａ・ＶＩＪとなる０次
に第・１図体）に示すようにスイッチＳが出力端子１７
１１に接続されると、キャパシタＣＢの電荷Ｑ■はｒ
（ｈ ＝Ｃｍ・Ｖ、 Ｊとなる。従ってスイッチＳが入
力端子１１＠から出力端子１２側へ切夛換わる一連の動
作によシ、入力端子Ｊ１から出力端子１２へΔＱの電荷
が移動したと考えられる。
ΔＱ−Ｑｔ −Ｑ＊ −Ｃｓｆｆｌ＝Ｖｏ）
−ｃ。
−ｃ。
スイッチＳは毎秒１１回切）換わるので、入力端子１１
から出力端子１２への平均電流量とＣて、 ｉ＝ｍΔＱ −／、 ”−Ｃ，（Ｖｌ −Ｖｏ）／、
−（２）が流れることになる。
から出力端子１２への平均電流量とＣて、 ｉ＝ｍΔＱ −／、 ”−Ｃ，（Ｖｌ −Ｖｏ）／、
−（２）が流れることになる。
スイッチＳの切換え周波数ｆ１が電圧Ｖ、＃Ｖ。
の周波数よシ充分大きければ、電流量はｖｉ。
ｖｏの瞬時値で定まる電流に等しくなシ、第１図の回路
は第２図に示すように入力端子１１、出力端子１２間に
抵抗Ｒが接続された回路と等価になる。ここで、 すなわち、上記のようにキャパシタＣ１をスイッチング
することにより等価的に抵抗Ｒを得るチドキャー譬シ！
積分器である。
は第２図に示すように入力端子１１、出力端子１２間に
抵抗Ｒが接続された回路と等価になる。ここで、 すなわち、上記のようにキャパシタＣ１をスイッチング
することにより等価的に抵抗Ｒを得るチドキャー譬シ！
積分器である。
第３図は演算増幅器Ｓ１を使ったミラー積分器を示して
おシ、仁の入出力特性が次式で与えられることは良く知
られている。
おシ、仁の入出力特性が次式で与えられることは良く知
られている。
Ｖｌ ：入力電圧
ｖｏ：出力電圧
Ｒ１：入力端子１１と演算増幅器３１の反転入力端０と
の間に接続された入力抵抗 Ｓ、：演算増幅器３１の出力端と反転入力端（→との間
に接続されたキヤ／臂シタ なお、第３図中Ｖゆ、■、１は電源であシ、演算増幅器
Ｓ１の非反転入力１１ｍ（至）は接地されている。
の間に接続された入力抵抗 Ｓ、：演算増幅器３１の出力端と反転入力端（→との間
に接続されたキヤ／臂シタ なお、第３図中Ｖゆ、■、１は電源であシ、演算増幅器
Ｓ１の非反転入力１１ｍ（至）は接地されている。
第４図は第３図の抵抗Ｂ■の代わりにスイッチＶキャノ
シタ回路４１ｔ−用いて構成されたミラー積分器を示し
ており、入出力特性は削成（４）のＲ，に削成（３）Ｏ
Ｒ？：代入しえものとなる。
シタ回路４１ｔ−用いて構成されたミラー積分器を示し
ており、入出力特性は削成（４）のＲ，に削成（３）Ｏ
Ｒ？：代入しえものとなる。
つｆシ第４図のずラー積分空け、人中力特性がキャパシ
タＣ，とＣｆの容量比およびスイッチＳの切換周波数ｆ
、の関数、特に周波数ｆ、の一次式とまっている。この
ため、周波数！−に比例して積分時定数を変化させ得る
ことを示してお）、第４図のミラー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数ｆｍＫ比例して変え゛ることが可能となる。
タＣ，とＣｆの容量比およびスイッチＳの切換周波数ｆ
、の関数、特に周波数ｆ、の一次式とまっている。この
ため、周波数！−に比例して積分時定数を変化させ得る
ことを示してお）、第４図のミラー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数ｆｍＫ比例して変え゛ることが可能となる。
一方、第５図は第４図と等価なミラー積分器を示してお
り、スイッチドキャノ母シタ回路５０を等価的に負の抵
抗値を有する負性抵抗として用いたものである。このス
イッチドキャｉ４シタ回路５０は、２個の切換スイッチ
８１ｓ８１によシキャ・量シタＣ−の両端を同時に切換
えるように構成されている。すなわち、第１の切換スイ
ッチＢ１の第１接点ａ１が入力端子１１に、また、第２
の切換スイッチＳｍの第１接点ａ雪が演算増幅器３１の
反転入力端（→に接続され、上記スイッチｓ１．ｓ、の
第２接点ｂｔ＊ｂ＊は一括されて基準電源ｖｒ、ｆ（本
例では接地電位）に接続されている。
り、スイッチドキャノ母シタ回路５０を等価的に負の抵
抗値を有する負性抵抗として用いたものである。このス
イッチドキャｉ４シタ回路５０は、２個の切換スイッチ
８１ｓ８１によシキャ・量シタＣ−の両端を同時に切換
えるように構成されている。すなわち、第１の切換スイ
ッチＢ１の第１接点ａ１が入力端子１１に、また、第２
の切換スイッチＳｍの第１接点ａ雪が演算増幅器３１の
反転入力端（→に接続され、上記スイッチｓ１．ｓ、の
第２接点ｂｔ＊ｂ＊は一括されて基準電源ｖｒ、ｆ（本
例では接地電位）に接続されている。
いま、（ａ）図に示すように切換スイッチｓ１が第１接
点ａＩ側に、スイッチＳ−が第２接点す。
点ａＩ側に、スイッチＳ−が第２接点す。
側に接続されているとき、スイ“ツｌドキャｄシタＣ１
の両端には電位差”１−ｖｒｄ Ｊが印加されるため次
式に示すような電荷Ｑ、が充電される。
の両端には電位差”１−ｖｒｄ Ｊが印加されるため次
式に示すような電荷Ｑ、が充電される。
Ｑａ ” ｃ、 （ｖｌ −ｖｒｄ ）次に、（ｂ）図
に示すように切換スイッチｓ３が第２接点ｂｔ側に、ス
イッチＳ３が第１接点ａｌ側に接続されると、キャパシ
タＣ，の両端には電位差’ ｖｒｅｆ −ｖｉ Ｊが印
加されるため、電荷量Ｑｂは次式で示される。
に示すように切換スイッチｓ３が第２接点ｂｔ側に、ス
イッチＳ３が第１接点ａｌ側に接続されると、キャパシ
タＣ，の両端には電位差’ ｖｒｅｆ −ｖｉ Ｊが印
加されるため、電荷量Ｑｂは次式で示される。
Ｑｂ ＋−ｃ＠（ｖ、、１− Ｖ、 ）ことで、Ｖ；は
演算増幅器ＪＪＯ反転入力端（→の電圧である。
演算増幅器ＪＪＯ反転入力端（→の電圧である。
し九がって、この時の電荷の移動量ｊＱは、ΔＱ−−（
Ｑ、 −Ｑｂ） ＝−Ｃｓ （ｖｔ ” ｖｓ’−２Ｖｒｅｔ ）
−（６）である、なお、上式に負符号が付い九の
は、（ａ）図のスイッチング状態では電位ｖｌ側から電
位図スイッチング状態では電位ｖｉ側がら電位ｖｒ、ｆ
側に向かって電流が流れるためである。演算増幅器ＳＩ
Ｋおける反転入力端（へ）は、−電位ｖｒ、ｆに仮想接
地されるようにこの演算増幅器３１が働くため、「ｖト
ｖｒ、ｆ」とおくと、゛削成（６）は、ＩＱた一ＣＢ
（Ｖ！−Ｖ’ｌ ） −・・（７）と
なシ、スイッチ８１ｍ８ｍが１秒間に−ｆｙｒ回切換ら
れて、（ａ）図、（ｂ）図に示したスイッチング状態を
繰〕返すときに流れる電−流！は、１−ＩＱ−ｆｍ ＝
−Ｃｓ’（Ｖｌ −Ｖ’ｌ ）／ｓ ”（８）とな
る、したがって、このスイッチドキャパシタ回路５０に
よる等価抵抗Ｒは、 とな・シ、削代（３）と比較すれば、このスイッチドキ
ャパシタ回路５０が負性抵抗として働くことが理解でき
る。
Ｑ、 −Ｑｂ） ＝−Ｃｓ （ｖｔ ” ｖｓ’−２Ｖｒｅｔ ）
−（６）である、なお、上式に負符号が付い九の
は、（ａ）図のスイッチング状態では電位ｖｌ側から電
位図スイッチング状態では電位ｖｉ側がら電位ｖｒ、ｆ
側に向かって電流が流れるためである。演算増幅器ＳＩ
Ｋおける反転入力端（へ）は、−電位ｖｒ、ｆに仮想接
地されるようにこの演算増幅器３１が働くため、「ｖト
ｖｒ、ｆ」とおくと、゛削成（６）は、ＩＱた一ＣＢ
（Ｖ！−Ｖ’ｌ ） −・・（７）と
なシ、スイッチ８１ｍ８ｍが１秒間に−ｆｙｒ回切換ら
れて、（ａ）図、（ｂ）図に示したスイッチング状態を
繰〕返すときに流れる電−流！は、１−ＩＱ−ｆｍ ＝
−Ｃｓ’（Ｖｌ −Ｖ’ｌ ）／ｓ ”（８）とな
る、したがって、このスイッチドキャパシタ回路５０に
よる等価抵抗Ｒは、 とな・シ、削代（３）と比較すれば、このスイッチドキ
ャパシタ回路５０が負性抵抗として働くことが理解でき
る。
と
ところで、第４図、第５図に示したように１建ラ一槓分
器として用いられるスイッチドキャ／ｆシタ積分器は、
演算増幅器用電＊ ＶＤ Ｉ）ａ Ｖ＠ ＠のため２個
の端子および基準電源Ｖｒｄ （接地）用の１個の端子
を必要とする。したがって、このよう々スイッチＦキャ
ー、ｅシタ積分器を二電源（ＶＤＤａ Ｖ□）使用形の
通常のランダムロジックと混在させるＫは、電源端子を
一端子増やす必要が生ずる。
器として用いられるスイッチドキャ／ｆシタ積分器は、
演算増幅器用電＊ ＶＤ Ｉ）ａ Ｖ＠ ＠のため２個
の端子および基準電源Ｖｒｄ （接地）用の１個の端子
を必要とする。したがって、このよう々スイッチＦキャ
ー、ｅシタ積分器を二電源（ＶＤＤａ Ｖ□）使用形の
通常のランダムロジックと混在させるＫは、電源端子を
一端子増やす必要が生ずる。
しかしながら、電源端子°を増やすことは、特に集積回
路においては致命的である。つまり集積回路設計におい
ては、設計期間め長期化および集積回路のチップ面積の
増大、三電源端子のためのΔターン設計の難しさを招来
し、またプリント板実装時における電源増幅加はプリン
ト板設計を離しくシ、且つコス）の大幅な上昇をみるこ
とに々るわけである。
路においては致命的である。つまり集積回路設計におい
ては、設計期間め長期化および集積回路のチップ面積の
増大、三電源端子のためのΔターン設計の難しさを招来
し、またプリント板実装時における電源増幅加はプリン
ト板設計を離しくシ、且つコス）の大幅な上昇をみるこ
とに々るわけである。
仁の発明は上記のよう表事悄に鑑みてなされたもので、
その目的とするところは、使用電源数を減少でき、集積
回路化に際して電源端子数が少なくて済むので集積回路
化が容易なスイッチドキャ／母シタ積分器を提供するこ
とである。
その目的とするところは、使用電源数を減少でき、集積
回路化に際して電源端子数が少なくて済むので集積回路
化が容易なスイッチドキャ／母シタ積分器を提供するこ
とである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第６図はその構成を示すもので、図において、スイッチ
ドキャパシタ回路６０は、同時に働らく切換スイッチＢ
ｓａＢｍによシキャパシタＣ。
ドキャパシタ回路６０は、同時に働らく切換スイッチＢ
ｓａＢｍによシキャパシタＣ。
を第１接点Ａｌｅａｌ側もしくは第２接点す、 ＃ｂ＝
側へ切°換接続するものであり、切換周波数はｆ。
側へ切°換接続するものであり、切換周波数はｆ。
である、上記切換スイッチＳ−，″の第１接点ａ１は入
力電圧Ｖｌが印加される入−力端子６１に接続され、第
２接点ｂ１は電源ｖＤＤＫ接続される。
力電圧Ｖｌが印加される入−力端子６１に接続され、第
２接点ｂ１は電源ｖＤＤＫ接続される。
また、切換スイッチ８嘗の第２接点ａ嘗は演算増幅器３
１の反転入力端０に、第２接点ｂｌは電源Ｖ□に接続さ
れている。
１の反転入力端０に、第２接点ｂｌは電源Ｖ□に接続さ
れている。
一方、演算増幅器Ｓ１は電源ｖＤＤ、■□が供給されて
おシ、出力端は出力端子６２に接続されると共にキラ／
４シタｃ（を介して反転入力端（ハ）に接続され、非反
転入力端（ト）ｋは上記電源ＶＤＤ電圧と電源Ｖ、−電
圧との中間の電圧が印加される。この中間電圧紘電源ｖ
、Ｄ、 ｖ、、 ６ｃよって生成されるもので６９、そ
の大きさは演算増幅器３１の特性に応じて適醪゛に１定
される。いま上１ 記中間電圧として、例えば「Ｔ（ｖＤＤ−■、１）」を
得る場合には、第６図に示すようにゲート・ドレインが
接続されたＮチャネル型トランジスタＴ１のドレインを
電源ｖＤＤＫ接続し、同じくｒ−）・ドレインが接続さ
れ九Ｎチャネル型トランジスタＴ、のソースを電源Ｖ□
に接続し、上記トランジスタＴＩのソースとトランジス
タＴ、とのドレインとを接続し、仁の接続点ｙＹ７！：
非反転入力端（ト）に接続すれば良い。
おシ、出力端は出力端子６２に接続されると共にキラ／
４シタｃ（を介して反転入力端（ハ）に接続され、非反
転入力端（ト）ｋは上記電源ＶＤＤ電圧と電源Ｖ、−電
圧との中間の電圧が印加される。この中間電圧紘電源ｖ
、Ｄ、 ｖ、、 ６ｃよって生成されるもので６９、そ
の大きさは演算増幅器３１の特性に応じて適醪゛に１定
される。いま上１ 記中間電圧として、例えば「Ｔ（ｖＤＤ−■、１）」を
得る場合には、第６図に示すようにゲート・ドレインが
接続されたＮチャネル型トランジスタＴ１のドレインを
電源ｖＤＤＫ接続し、同じくｒ−）・ドレインが接続さ
れ九Ｎチャネル型トランジスタＴ、のソースを電源Ｖ□
に接続し、上記トランジスタＴＩのソースとトランジス
タＴ、とのドレインとを接続し、仁の接続点ｙＹ７！：
非反転入力端（ト）に接続すれば良い。
次に、上記のような構成のスイッチドキャ／譬・シタ回
路について動作を説明する。いま、第６図（ａ）に示す
ように切換スイッチＳ１が第１接点ａＩ側に１スイツチ
Ｓ■が第２接点ｂｌ側に接続されているとき、スイッチ
ドキャ／々シタＣ１の一端には電位差「ｖ量−ｖ、、」
が印加されるため、「ｖ■諺０」とおくと次式に示
すような電荷Ｑ、が充電適れる。
路について動作を説明する。いま、第６図（ａ）に示す
ように切換スイッチＳ１が第１接点ａＩ側に１スイツチ
Ｓ■が第２接点ｂｌ側に接続されているとき、スイッチ
ドキャ／々シタＣ１の一端には電位差「ｖ量−ｖ、、」
が印加されるため、「ｖ■諺０」とおくと次式に示
すような電荷Ｑ、が充電適れる。
Ｑ、 ｗｘ Ｃ，＠Ｖ量
次に、伽）図に示すように切換スイッチＳ１が第２接点
ｂｔ＠に、スイッチＳ嘗が第１一点ｍｌ側に接続される
と、キャパシタＣ１の両端には電位差ｒＶｂｎ−”ｋＪ
が印加されるため、電荷量Ｑｂは次式で示される。
ｂｔ＠に、スイッチＳ嘗が第１一点ｍｌ側に接続される
と、キャパシタＣ１の両端には電位差ｒＶｂｎ−”ｋＪ
が印加されるため、電荷量Ｑｂは次式で示される。
Ｑｂｍ Ｃ１（ＶＤＤ −Ｖ’ｌ）
したがって、この時の電荷の移動量ｊＱは、ΔＱ−−（
Ｑ、 −Ｑｂ） ＝−Ｃｍ（Ｖ１＋ Ｖ’ｌ −ＶＤＤ） −
Ｑ□となる。上記演算増幅器３１の非反転入力端（ト）
Ｋは、−バイアス回路によってｒ ＶＤＤ／２ Ｊ （
２）電位が与えられてお夛、電位ｖ１は第５図の場合と
同様に、演算増幅器Ｊ１が仮想的にｒ ＶＤＩ）／２
Ｊに接続されるよ′うに働らくため、ｒ Ｖ’ｌ ＝
Ｖｌ）Ｄ／２ Ｊとおくと、削代（至）は、 ’ ＩＱ ＝ −ＣＢ （Ｖｉ −ＶＳ ）と
な〕、接点１１ｓ＆禦関に流れる平均電流！と等価抵抗
Ｒは次式のようになる。
Ｑ、 −Ｑｂ） ＝−Ｃｍ（Ｖ１＋ Ｖ’ｌ −ＶＤＤ） −
Ｑ□となる。上記演算増幅器３１の非反転入力端（ト）
Ｋは、−バイアス回路によってｒ ＶＤＤ／２ Ｊ （
２）電位が与えられてお夛、電位ｖ１は第５図の場合と
同様に、演算増幅器Ｊ１が仮想的にｒ ＶＤＩ）／２
Ｊに接続されるよ′うに働らくため、ｒ Ｖ’ｌ ＝
Ｖｌ）Ｄ／２ Ｊとおくと、削代（至）は、 ’ ＩＱ ＝ −ＣＢ （Ｖｉ −ＶＳ ）と
な〕、接点１１ｓ＆禦関に流れる平均電流！と等価抵抗
Ｒは次式のようになる。
上式Ｑ１．（Ｌｅハ、削代（８） 、 （９） 、！：
同ＬＫ す！Ｄ、このスイッチドキャノ臂シタ回路が
負性抵抗として作用することがわかる― したがって、第６図の回路は前述した辞秦ナネ；第５図
の回路と同じ働らきをし、この第６図の積分器の入出力
特性は下式で示される。
同ＬＫ す！Ｄ、このスイッチドキャノ臂シタ回路が
負性抵抗として作用することがわかる― したがって、第６図の回路は前述した辞秦ナネ；第５図
の回路と同じ働らきをし、この第６図の積分器の入出力
特性は下式で示される。
第７図は、上記第６図のスイッチドキャベシータ回路＃
Ｏ部分を集積回路化し九−例を示す。
Ｏ部分を集積回路化し九−例を示す。
スイッチドキャノ譬シタ回路ｒｏＫお、いて、Ｔ。
〜Ｔ・はそれぞれ例えばＮチャネル型の電界効果トラン
ジスタであ夛、第１のスイッチ回路として機能するトラ
ンジスタＴＩおよび第２のスイッチ回路として機能する
トランジスタＴ４が第６図の一方の切換スイッチｓ１に
対応しておシ、また第３のスイッチ回路として機能する
トランジスタＴＩ％および第４のスイッチ回路として機
能するトランジスタＴ・が他方の切換スイッチ８雪に対
応している。そして、上記第１゜第４のスイッチ回路に
相当するトランジスタ？ｓ、？−が同じスイッチ状態と
なシ、第２゜第３のスイッチ回路に相当するトランジス
タｔ ” ４ｓ Ｔ ＠が同じスイッチ回路となるよう
に切換制御される。すなわち、トランジスタＴ、のド・
レインは入力端子６．ＩＫ接続され、トラ・ンジスタＴ
４のソースは電源ＶＤＤに接続され、上記トランジスタ
Ｔ、のソー′スとトランジスタＴ４のドレインとの接続
接点にキャパシタＣ−の一端され、トランジスタＴ−の
ソースは電源ｖＩＫ接続され、上記トランジスタ？、の
ソースとトランジスタＴ・のドレインとの接続接点にキ
ャパシタＣ１の他端が接続されている。そして、前記ト
ランジスタＴＩａＴ＠のダートは一括されてクロック入
゛力端７ＪＫ接線され、トランジスタＴ ４ ＃ Ｔ
Ｈのダートは一括されてクロック入力端ｒ２に接続さ
れ、これらのクロック入力端ＦＪ、ＦＪに鉱第８図（１
）あるいは（ｂ） Ｋ示すように、それぞれ周期が１
／／ｓで同時に＠ｌ”レベルにはならないクロックツ々
ルスφ重 、φ篇が導かれる。したがって、φｌ＝＠１
”、φ３−″″０”のトキトランジスタ’ｒｓ、’ｒ・
はオン状態、トランジスタＴ４＊ＴＩはオフ状態となシ
、第６図（、）の回路状態と同じＫなる。これに対して
φ！＝＠０”、φｓｅ＝＠ｌ”のときＫはトランジスタ
Ｔｓ。
ジスタであ夛、第１のスイッチ回路として機能するトラ
ンジスタＴＩおよび第２のスイッチ回路として機能する
トランジスタＴ４が第６図の一方の切換スイッチｓ１に
対応しておシ、また第３のスイッチ回路として機能する
トランジスタＴＩ％および第４のスイッチ回路として機
能するトランジスタＴ・が他方の切換スイッチ８雪に対
応している。そして、上記第１゜第４のスイッチ回路に
相当するトランジスタ？ｓ、？−が同じスイッチ状態と
なシ、第２゜第３のスイッチ回路に相当するトランジス
タｔ ” ４ｓ Ｔ ＠が同じスイッチ回路となるよう
に切換制御される。すなわち、トランジスタＴ、のド・
レインは入力端子６．ＩＫ接続され、トラ・ンジスタＴ
４のソースは電源ＶＤＤに接続され、上記トランジスタ
Ｔ、のソー′スとトランジスタＴ４のドレインとの接続
接点にキャパシタＣ−の一端され、トランジスタＴ−の
ソースは電源ｖＩＫ接続され、上記トランジスタ？、の
ソースとトランジスタＴ・のドレインとの接続接点にキ
ャパシタＣ１の他端が接続されている。そして、前記ト
ランジスタＴＩａＴ＠のダートは一括されてクロック入
゛力端７ＪＫ接線され、トランジスタＴ ４ ＃ Ｔ
Ｈのダートは一括されてクロック入力端ｒ２に接続さ
れ、これらのクロック入力端ＦＪ、ＦＪに鉱第８図（１
）あるいは（ｂ） Ｋ示すように、それぞれ周期が１
／／ｓで同時に＠ｌ”レベルにはならないクロックツ々
ルスφ重 、φ篇が導かれる。したがって、φｌ＝＠１
”、φ３−″″０”のトキトランジスタ’ｒｓ、’ｒ・
はオン状態、トランジスタＴ４＊ＴＩはオフ状態となシ
、第６図（、）の回路状態と同じＫなる。これに対して
φ！＝＠０”、φｓｅ＝＠ｌ”のときＫはトランジスタ
Ｔｓ。
Ｔ−はオフ状態、トランジスタＴ４．Ｔ、はオン状態と
なシ、第６図（ｂ）の回路状態と同じになる。
なシ、第６図（ｂ）の回路状態と同じになる。
なお、第７図の回路においては、第１〜第４のスイッチ
回路として各１個のトランジスタＴ１〜Ｔ・を使用して
いるが、これに代えて他のアナログスイッチ、例えばト
ランスきツシ冒ンｒ−）岬のようなトランジスタスイッ
チを用いても良い。
回路として各１個のトランジスタＴ１〜Ｔ・を使用して
いるが、これに代えて他のアナログスイッチ、例えばト
ランスきツシ冒ンｒ−）岬のようなトランジスタスイッ
チを用いても良い。
第９図は、この発明の他の実施例を示すもので、上記第
６図の回路におけるスイッチドキャパシタ回路６０の電
源ＶＤＤ Ｉ Ｖｌｌ端子を入れ換えたスイッチドキャ
ノ母シタ回路９０を設けたものである。このような構成
においても上記実施例と同様に、スイッチドキャ／４シ
タ回路ヲ負性抵抗として動作させることができる。
６図の回路におけるスイッチドキャパシタ回路６０の電
源ＶＤＤ Ｉ Ｖｌｌ端子を入れ換えたスイッチドキャ
ノ母シタ回路９０を設けたものである。このような構成
においても上記実施例と同様に、スイッチドキャ／４シ
タ回路ヲ負性抵抗として動作させることができる。
なお、上述した各実施例において、演算増幅器３１の非
反転入力端…に電位（例えばは種々変形が可能でＴｏシ
、例えば降圧回路等の電流消費の少ない回路を使用して
も良いのはもちろんである。また、入力段にＭＯ８）ラ
ンジスタを使用した演算増幅器３１の場合、非反転入力
端（至）の入力インピーダンスはほぼ無限大となるため
、前記バイアス回路として入力インピーダンスが高くて
も曳く、このようなバイアス回路は消費電流を少なくす
ることが十分可能である。
反転入力端…に電位（例えばは種々変形が可能でＴｏシ
、例えば降圧回路等の電流消費の少ない回路を使用して
も良いのはもちろんである。また、入力段にＭＯ８）ラ
ンジスタを使用した演算増幅器３１の場合、非反転入力
端（至）の入力インピーダンスはほぼ無限大となるため
、前記バイアス回路として入力インピーダンスが高くて
も曳く、このようなバイアス回路は消費電流を少なくす
ることが十分可能である。
以上説明したようＫこの発明によれば、スイ、チドキャ
パシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加するためのバイアス回路
を設けたので、使用電源数を減少して単−電源化でき、
集積回路化に際して電源端子数が少々〈て済むので、集
積回路化が容易かスイッチドキャノ譬シタ積分器が得ら
れる。
パシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加するためのバイアス回路
を設けたので、使用電源数を減少して単−電源化でき、
集積回路化に際して電源端子数が少々〈て済むので、集
積回路化が容易かスイッチドキャノ譬シタ積分器が得ら
れる。
第１図（ａ） 、 （ｂ）はスイッチドキャ／母シタ回
路の基本回路の異々る動作状態を示す回路図、第２図は
第１図の等価回路、第３図および第４図はそれぞれ従来
のミラー積分器を示す回路図、第５図（ａ） 、 （ｂ
）は従来のスイッチドキャ／やシタ積分器の異なる動作
状態を示す回路図、第６図（ａ）。 Ｃｂ）はこの発明の一実施例に係るスイッチドキャノ中
シタ積分器の異なる動作状態を示す回路図、第７図は上
記＠６図の回路におけるスイッチドキャ・母シタ回路の
具体的な構成例金示す回路図、第８図（ａ） 、 （ｂ
）は上記第７図の動作説明のために示すタイギング図、
第９図はこの発明の他の実施例を示す回路図である。 Ｓｌ・・・演算増幅器、６０．ＴＯ，９０・・・スイッ
チドキャパシタ回路、６ Ｊ −・・信号入力端子、６
２−・・出力端子、Ｃ，−・・スイッチングキャノ譬シ
タ、Ｃｆ・・・キャノ臂シタ、Ｔ１〜Ｔ＠・・・トラン
ジスタ、ＶＤＤ ｅ Ｖ＠ｇ・・・電源。
路の基本回路の異々る動作状態を示す回路図、第２図は
第１図の等価回路、第３図および第４図はそれぞれ従来
のミラー積分器を示す回路図、第５図（ａ） 、 （ｂ
）は従来のスイッチドキャ／やシタ積分器の異なる動作
状態を示す回路図、第６図（ａ）。 Ｃｂ）はこの発明の一実施例に係るスイッチドキャノ中
シタ積分器の異なる動作状態を示す回路図、第７図は上
記＠６図の回路におけるスイッチドキャ・母シタ回路の
具体的な構成例金示す回路図、第８図（ａ） 、 （ｂ
）は上記第７図の動作説明のために示すタイギング図、
第９図はこの発明の他の実施例を示す回路図である。 Ｓｌ・・・演算増幅器、６０．ＴＯ，９０・・・スイッ
チドキャパシタ回路、６ Ｊ −・・信号入力端子、６
２−・・出力端子、Ｃ，−・・スイッチングキャノ譬シ
タ、Ｃｆ・・・キャノ臂シタ、Ｔ１〜Ｔ＠・・・トラン
ジスタ、ＶＤＤ ｅ Ｖ＠ｇ・・・電源。
Claims (3)
- （１）演算増幅器と、この演算増幅器の反転入力端と出
力端との間に接続されるキャ／？シタと、上記演算増幅
器の非反転入力端に所定の／４イア、スを供給するバイ
アス回路と、入力信号電圧が印加される信号入力端子と
上記演算増幅器の反転入力端との間に設けられるスイッ
チングキャパシタと、上記スイッチングキャパシタの両
端に設けられ、第１の動作期で上記信号入力端子と前記
演算増幅器用の一方の電源との間にスイッチングキャパ
シタを接続し、第２の動作期で他方の電源と上記演算増
幅器の反転入力端一との間にスイッチングキヤ／ぐシタ
を接続する回路を交互に形成するスイッチング手段とを
具備する′ことを特徴とするスイッチドキャノ臂シタ積
分器。 - （２）上記バイアス回路は前記演算増幅器用、の一方の
電源と他方の電源との間に直列接続され九第１および第
２のトランジスタから成シ、このトランジータの接続点
から麟定電位を得るように構成したことを特徴とする特
許請求の範囲′第１項記載のスイッチドキャＩ中シタ積
分器。 - （３） 上記スイッチング手段は、上記信号入力端子
と上記スイッチングキャパシタの一端との間に接続され
第１の信号によシ導通制御されるトランジスタスイッチ
と、スイッチングキャパシタの一端と前記演算増幅器用
の一方の電源との間に接続され第２の信号により導通制
御されるトランジスタスイッチと、スイッチングキャパ
シタの他端と演算増幅器の反転入力端との−に接続され
第２の信号により導通制御されるトランジスタスイッチ
と、スイッチングキャパシタの他端と他方の電源との間
に接続され第１の信号によシ導通制御されるトランジス
タスイッチから成ることを特徴とする特許請求の範囲第
１項記載のスイッチド′キャパシタ積分器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137237A JPS5839111A (ja) | 1981-09-01 | 1981-09-01 | スイッチドキャパシタ積分器 |
| US06/394,874 US4520283A (en) | 1981-09-01 | 1982-07-02 | Band pass filter with a switched capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137237A JPS5839111A (ja) | 1981-09-01 | 1981-09-01 | スイッチドキャパシタ積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839111A true JPS5839111A (ja) | 1983-03-07 |
| JPH0429247B2 JPH0429247B2 (ja) | 1992-05-18 |
Family
ID=15193974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137237A Granted JPS5839111A (ja) | 1981-09-01 | 1981-09-01 | スイッチドキャパシタ積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6192994A (ja) * | 1984-10-12 | 1986-05-10 | Hitachi Zosen Corp | チツプの荷役方法 |
-
1981
- 1981-09-01 JP JP56137237A patent/JPS5839111A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6192994A (ja) * | 1984-10-12 | 1986-05-10 | Hitachi Zosen Corp | チツプの荷役方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429247B2 (ja) | 1992-05-18 |
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