JPS5834039B2 - 差動増幅回路 - Google Patents

差動増幅回路

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Publication number
JPS5834039B2
JPS5834039B2 JP51081191A JP8119176A JPS5834039B2 JP S5834039 B2 JPS5834039 B2 JP S5834039B2 JP 51081191 A JP51081191 A JP 51081191A JP 8119176 A JP8119176 A JP 8119176A JP S5834039 B2 JPS5834039 B2 JP S5834039B2
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JP
Japan
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transistor
differential amplifier
amplifier circuit
transistors
drain
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JP51081191A
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JPS536556A (en
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寿雄 市山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 この発明は、高感度の差動増幅回路に関するものである
。
半導体素子において、微少電圧変化を検知し増幅するた
めの回路として、第１図の差動増幅回路がしばしば使用
される。
この差動増幅回路はトランジスタ１，２の電流増幅率（
以下βという）が与えられるゲート電圧に依存して変化
することを利用して動作する。
すなわち、第１図の差動増幅回路の入力点であるＡ、Ｂ
は非動作時に同電位に設定され、トランジスタ１，２の
βは同一状態になる。
動作時の第１段階では、入力点Ａ、Ｂに検知され、かつ
増幅されるべき微少電圧が与えられる。
与えられた微少電圧に対応してトランジスタ１．２のβ
に差ができる。
動作時の第２段階では、トランジスタ１，２のβの差に
より入力点Ａ、Ｈの電位差は増大し、トランジスタ１，
２のβの差はより大きくなる。
このようにして入力点Ａ、Ｂの微少電位差は検知されか
つ増幅される。
なお、７．８はトランジスタである。
上述したように従来の差動増幅回路は、入力信号に対応
してトランジスタのβを変化させ、コノ変化分を増幅さ
せることにより微少電圧を検知しかつ増幅させてきた。
この発明は上記従来の差動増幅回路にくらべ、より高感
度の差動増幅回路を提供するためになされたものである
。
以下この発明について説明する。第２図はこの発明の一
実施例を示すものである。
この図において、点Ａ、Ｂ１およびトランジスタ１．２
は第１図と同符号のものにそれぞれ相当する。
さて、この発明では入力点Ａ、Ｈに与えられた微少電位
差がトランジスタ１，２のβに差を与えるとともに、ト
ランジスタ３，４を通してＣ，Ｄ点にも入力点Ａ、Ｂに
与えられた微少電位差に対応する電位差を与えることに
より、トランジスタ１．２のしきい値も入力信号に対応
させて変化させる。
このようにしてトランジスタ１，２のしきい値も入力信
号に対応して変化させることにより、トランジスタ１，
２の入力信号に対応した実質的なβの差を従来方式より
大きくすることにより、より高感度の差動増幅回路が実
現できる。
なお、第２図のトランジスタ５，６は前記トランジスタ
１，２のソースを独立にするとともに、差動増幅回路が
入力信号を増幅動作するためのスイッチ素子としても働
く。
トランジスタ７．８は、点Ａ、Ｂを充電するためのトラ
ンジスタ、あるいは点Ａ、Ｂのロードトランジスタとし
て働くものであり、Ｉ、Ｉｆ、ＩＩＩ、ＩＶ、Ｖ、ＶＩ
は制御端子である。
第３図は第２図の回路動作を説明する各制御信号のタイ
ミング図の一例である。
制御端子Ｉ、Ｖは電源用および接地用のものである。
そして第３図は第２図の差動増幅回路がＮチャンネルＭ
ＯＳトランジスタで構成された時の動作の一例である。
さて、第３図の期間ａは非動作状態である。
期間すは差動増幅回路に微少入力信号を与える期間であ
る。
期間Ｃは差動増幅回路が入力信号の電位差を増幅する期
間である。
第４図はこの発明の他の実施例を示すもので、第２図の
実施例におけるトランジスタ７．８のかわりに、トラン
ジスタ３，４，５．６を代用させた例である。
なお、９はトランジスタで、入力点Ａ、Ｂを同電位にす
るためのスイッチ素子である。
第５図は第４図の実施例の動作を示すタイミング図の一
例で、第４図の実施例がＮチャンネルＭＯＳトランジス
タで構成された時の動作の一例である。
第５図の期間ａ′で、第４図のＡ、Ｂ、Ｃ。Ｄの各点は
Ｈ”レベルに充電される。
期間ｂ′で第４図のＡ、Ｂ、Ｃ，Ｄに入力信号が与えら
れる。
期間Ｃ′で第４図の点Ａあるいは点Ｂのいずれかが入力
信号に対応して”Ｌｌ＋レベルになり、他方ばＷルーベ
ルのま５になる。
なお、上記各実施例はＮチャンネルＭＯＳトランジスタ
を用いた場合について説明したが、ＰチャンネルＭＯＳ
トランジスタを用いてよいことはもちろんである。
以上詳細に説明したように、この発明は第１゜第２の２
つのトランジスタのそれぞれに、入力信号をそれぞれの
スイッチ素子を介して加えるようにしたので、各トラン
ジスタのしきい値電圧が入力信号に対応して変化し、そ
のために感度を増大させることができる利点がある。
【図面の簡単な説明】
第１図は従来の差動増幅回路の一例を示す図、第２図は
この発明の一実施例を示す回路図、第３図は第２図の実
施例の動作を説明するためのタイミング図、第４図はこ
の発明の他の実施例を示す回路図、第５図は第４図の実
施例の動作を説明するためのタイミング図である。 図中、１〜９はトランジスタである。 なお、図中の同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の入力端にドレインが接続されるとともに第２
    の入力端にゲートが接続される第１のトランジスタ、第
    ２の入力端にドレインが接続されるとともに第１の入力
    端にゲートが接続される第２のトランジスタ、上記第１
    のトランジスタのドレイン・ソース間及び上記第２のト
    ランジスタのドレイン・ソース間にそれぞれ接続され、
    上記第１および第２の入力端に差動増幅すべき入力信号
    が印加された時導通状態を維持し、かつ上記差動増幅す
    べき入力信号が上記第１および第２のトランジスタによ
    り差動増幅される時非導通状態を維持する第１および第
    ２のスイッチ素子を備えた差動増幅回路。 ２ 第１および第２のスイッチ素子をトランジスタとし
    たことを特徴とする特許請求の範囲第１項記載の差動増
    幅回路。
JP51081191A 1976-07-07 1976-07-07 差動増幅回路 Expired JPS5834039B2 (ja)

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JPS536556A JPS536556A (en) 1978-01-21
JPS5834039B2 true JPS5834039B2 (ja) 1983-07-23

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5020626A (ja) * 1973-05-17 1975-03-05

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5020626A (ja) * 1973-05-17 1975-03-05

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JPS536556A (en) 1978-01-21

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