JPS5833975B2 - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS5833975B2 JPS5833975B2 JP10458480A JP10458480A JPS5833975B2 JP S5833975 B2 JPS5833975 B2 JP S5833975B2 JP 10458480 A JP10458480 A JP 10458480A JP 10458480 A JP10458480 A JP 10458480A JP S5833975 B2 JPS5833975 B2 JP S5833975B2
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- Japan
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- processor
- processing
- instruction
- instructions
- speed
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理システム、特に例えば既存のプロ
セッサに対して高速度のプロセッサを結合せしめ、高速
度のプロセッサ側において命令フェッチやアドレス計算
や演算処理などを実行し、入出力関係の処理や割込み処
理などを上記高速度のプロセッサが既存のプロセッサに
対して処理を依頼するよう構成し、単一プロセッサに適
合されて用意されているオペレーティング・システムを
そのまま用いていわゆるアタッチド・プロセッサ・シス
テムの機能を達成するようにしたデータ処理システムに
関するものである。
セッサに対して高速度のプロセッサを結合せしめ、高速
度のプロセッサ側において命令フェッチやアドレス計算
や演算処理などを実行し、入出力関係の処理や割込み処
理などを上記高速度のプロセッサが既存のプロセッサに
対して処理を依頼するよう構成し、単一プロセッサに適
合されて用意されているオペレーティング・システムを
そのまま用いていわゆるアタッチド・プロセッサ・シス
テムの機能を達成するようにしたデータ処理システムに
関するものである。
既存の比較的低速度のプロセッサをもって構成されてい
るデータ処理システムにおいて、処理量の増大に伴なっ
て、新しくプロセッサを付加して処理量の増大に対処す
るいわゆるアタッチド・プロセッサ・システムが考慮さ
れている。
るデータ処理システムにおいて、処理量の増大に伴なっ
て、新しくプロセッサを付加して処理量の増大に対処す
るいわゆるアタッチド・プロセッサ・システムが考慮さ
れている。
従来一般にプロセッサを結合したシステムにおいては、
同一種類のプロセッサを結合する場合にも、また異種類
のプロセッサを結合する場合にも、複数のプロセッサを
意識し各プロセッサが独立した並行処理を実行すること
を前提とした多重プロセッサ用のオペレーティング・シ
ステムか必要となる。
同一種類のプロセッサを結合する場合にも、また異種類
のプロセッサを結合する場合にも、複数のプロセッサを
意識し各プロセッサが独立した並行処理を実行すること
を前提とした多重プロセッサ用のオペレーティング・シ
ステムか必要となる。
そして上記アタッチド・プロセッサ・システムにおいて
も、同様である。
も、同様である。
しかし、上記多重プロセッサ用のオペレーティング・シ
ステムにおいては、複数のプロセッサをして経済的ある
いは技術的に実現可能な範囲で効率よく運転せしめるよ
う配慮されるものであり、単一のプロセッサ用のオペレ
ーティング・システムにくらべて遥かに複雑なものとな
る。
ステムにおいては、複数のプロセッサをして経済的ある
いは技術的に実現可能な範囲で効率よく運転せしめるよ
う配慮されるものであり、単一のプロセッサ用のオペレ
ーティング・システムにくらべて遥かに複雑なものとな
る。
本発明は、既存のシステムに高速度のプロセッサを付加
するに当って、いわば高速度のプロセッサ側において既
存の低速のプロセッサに対して予め定めた処理を依頼す
るよう構成し、プロセンサ夫々が独立した命令の並行処
理を行なうという考えを一掃して、単一のプロセッサ用
のオペレーティング・システムの下で処理を行ない得る
ようにすることを目的としている。
するに当って、いわば高速度のプロセッサ側において既
存の低速のプロセッサに対して予め定めた処理を依頼す
るよう構成し、プロセンサ夫々が独立した命令の並行処
理を行なうという考えを一掃して、単一のプロセッサ用
のオペレーティング・システムの下で処理を行ない得る
ようにすることを目的としている。
そしてそのため、本発明のデータ処理システムは、少な
くとも命令の読出し、解読、実行の各機能を有する第１
のプロセッサおよび少なくとも命令の実行機能を有する
第２のプロセッサを結合したデータ処理システムにおい
て、前記第１のプロセッサが、全命令を読出して解読し
、一部の命令は第１のプロセッサが実行し、残りの命◆
は第１のプロセッサが第２のプロセッサに実行を依頼す
るよう構成され、いずれか一方のプロセッサで命令を実
行することを特徴としている。
くとも命令の読出し、解読、実行の各機能を有する第１
のプロセッサおよび少なくとも命令の実行機能を有する
第２のプロセッサを結合したデータ処理システムにおい
て、前記第１のプロセッサが、全命令を読出して解読し
、一部の命令は第１のプロセッサが実行し、残りの命◆
は第１のプロセッサが第２のプロセッサに実行を依頼す
るよう構成され、いずれか一方のプロセッサで命令を実
行することを特徴としている。
以下図面を参照しつつ説明する。第１図は本発明の一実
施例構ａｔ−示し、第２図は本発明の場合において第１
のプロセッサと第２のプロセッサとが処理する態様をフ
ローチャートの形で表現した一実施例態様を示す。
施例構ａｔ−示し、第２図は本発明の場合において第１
のプロセッサと第２のプロセッサとが処理する態様をフ
ローチャートの形で表現した一実施例態様を示す。
第１図において、１は主記憶装置、２は高速度プロセッ
サであって本発明にいう第１のプロセッサに対応するも
の、３は既存のプロセッサであって本発明にいう第２の
プロセッサに対応するもの、４−ロないし４−３は夫々
人出力装置、５は単一プロセッサ用のオペレーティング
・システム、６は命令フェッチ処理部、７は命令デコー
ド処理部、８はアドレス計算処理部、９は対第２プロセ
ッサ通信用レジスタ、１０は入出力関係命令処理部、１
１は割込み処理部、１２は特殊命令処理部、１３は結合
パスを表わしている。
サであって本発明にいう第１のプロセッサに対応するも
の、３は既存のプロセッサであって本発明にいう第２の
プロセッサに対応するもの、４−ロないし４−３は夫々
人出力装置、５は単一プロセッサ用のオペレーティング
・システム、６は命令フェッチ処理部、７は命令デコー
ド処理部、８はアドレス計算処理部、９は対第２プロセ
ッサ通信用レジスタ、１０は入出力関係命令処理部、１
１は割込み処理部、１２は特殊命令処理部、１３は結合
パスを表わしている。
本願明細書冒頭に述べた如く、既存のデータ処理システ
ムとして、第１図図示の主記憶装置１と第２のプロセッ
サ３と入出力装置４−ロないし４−３とが存在していた
状態で、処理量の増大に対処すべく新らたにプロセッサ
を付加することが行なわれる。
ムとして、第１図図示の主記憶装置１と第２のプロセッ
サ３と入出力装置４−ロないし４−３とが存在していた
状態で、処理量の増大に対処すべく新らたにプロセッサ
を付加することが行なわれる。
本発明の場合、該新しく付加されるプロセッサは既存の
プロセッサ（図示第２のプロセッサＰ２）にくらべて高
速度でかつ新しい機能をもっている点に着目し、第１図
図示の如く新しく付加されるプロセッサ（図示第１のプ
ロセッサＰ１）によって通常の演算処理を高速度で実行
し、人出力関係の処理や割込み処理や及びプロセッサ２
では処理できない予め定めた処理などを第２のプロセッ
サ３に依頼するようにし、いわゆる独立した命令に関し
て並行処理ではなく、第１のプロセッサ２と第２のプロ
セッサ３とで単一のプロセッサとして高速処理を行ない
得るようにしている。
プロセッサ（図示第２のプロセッサＰ２）にくらべて高
速度でかつ新しい機能をもっている点に着目し、第１図
図示の如く新しく付加されるプロセッサ（図示第１のプ
ロセッサＰ１）によって通常の演算処理を高速度で実行
し、人出力関係の処理や割込み処理や及びプロセッサ２
では処理できない予め定めた処理などを第２のプロセッ
サ３に依頼するようにし、いわゆる独立した命令に関し
て並行処理ではなく、第１のプロセッサ２と第２のプロ
セッサ３とで単一のプロセッサとして高速処理を行ない
得るようにしている。
即ち、第１図図示の第１のプロセッサ２が主記憶装置か
ら命４＞ラフエッチし、当該命令をデコードし、必要な
アドレス計算を行ない、通常の演算処理を実行し、人出
力関係の命令実行や割込み処理や第１のプロセッサで処
理できない予め定めた処理を第２のプロセッサに依頼す
るようにしている。
ら命４＞ラフエッチし、当該命令をデコードし、必要な
アドレス計算を行ない、通常の演算処理を実行し、人出
力関係の命令実行や割込み処理や第１のプロセッサで処
理できない予め定めた処理を第２のプロセッサに依頼す
るようにしている。
上記命令フェッチ、命令デコード、アドレス計算につい
ては、第１のプロセッサ２がそなえる図示命令フェッチ
処理部６、命令デコード処理部７、アドレス計算処理部
８によって実行する。
ては、第１のプロセッサ２がそなえる図示命令フェッチ
処理部６、命令デコード処理部７、アドレス計算処理部
８によって実行する。
また上記入出力関係の命令実行や割込み処理などについ
ては、第２のプロセッサ３がそなえる図示入出力関係命
令処理部１０や割込み処理部１１、及び特殊命令処理部
１２によって実行する。
ては、第２のプロセッサ３がそなえる図示入出力関係命
令処理部１０や割込み処理部１１、及び特殊命令処理部
１２によって実行する。
勿論第１のプロセッサ２においても入出力関係の命令実
行や割込み処理などの機能を内蔵しているが、これらに
ついて第１のプロセッサ２において実行せず、また第２
のプロセッサ３においても命令フェッチや命令デコード
やアドレス計算などの機能を内蔵しているが、これらに
ついては通常実行しないようにされる。
行や割込み処理などの機能を内蔵しているが、これらに
ついて第１のプロセッサ２において実行せず、また第２
のプロセッサ３においても命令フェッチや命令デコード
やアドレス計算などの機能を内蔵しているが、これらに
ついては通常実行しないようにされる。
換言すれば、従来考慮されているプロセッサ結合におい
てはいわばジョブを単位として処理を分担していたのに
代えて、本発明の場合においては処理機能を単位として
分担せしめている。
てはいわばジョブを単位として処理を分担していたのに
代えて、本発明の場合においては処理機能を単位として
分担せしめている。
以下本発明の場合を処理分業と呼ぶことにする。
そして該処理分業によってたとえ新たに第１のプロセッ
サ２を後から追加しても単一のプロセッサ用の既存のオ
ペレーティング・システムｏｓｓ’を利用できるように
している。
サ２を後から追加しても単一のプロセッサ用の既存のオ
ペレーティング・システムｏｓｓ’を利用できるように
している。
第２図は、本発明の場合において第１のプロセッサと第
２のプロセッサとが処理分業を行なって処理する態様を
フローチャートの形で表わした一実施例態様を示す。
２のプロセッサとが処理分業を行なって処理する態様を
フローチャートの形で表わした一実施例態様を示す。
図示の如く、第１のプロセッサ２は命令処理に関して命
令フェッチを行ない、次いで命令をデコードする。
令フェッチを行ない、次いで命令をデコードする。
そして自己の処理分業範囲にある処理においてはそれを
実行する。
実行する。
またこのとき上記の如く予め定められた人出力関係の命
令実行や特殊命令については、第２のプロセッサ３に処
理を依頼する。
令実行や特殊命令については、第２のプロセッサ３に処
理を依頼する。
また命令実行に当って必要とするアドレス計算に関して
第１のプロセッサ２が実行し、必要に応じてこれを第２
のプロセッサ３に通知する。
第１のプロセッサ２が実行し、必要に応じてこれを第２
のプロセッサ３に通知する。
また第１のプロセッサ２が実行した結果において割込み
処理が必要となった場合（例えばアドレス例外か出現し
たときや１０進数扱いの際にＡ−Ｆ（１０１０−１１１
１）が出現したときなどのプログラム割込み）、第１の
プロセッサ２は第２のプロセッサ３に対して当該割込み
処理を依頼する。
処理が必要となった場合（例えばアドレス例外か出現し
たときや１０進数扱いの際にＡ−Ｆ（１０１０−１１１
１）が出現したときなどのプログラム割込み）、第１の
プロセッサ２は第２のプロセッサ３に対して当該割込み
処理を依頼する。
この割込み処理の依頼は、命令フェッチ・デコード実行
後に割込み状況をチェックしくフェッチ・アドレス・ス
トップや、Ｉ７．割込みを示すフラグまたはフリップ・
フロップのチェック）、割込みがある場合にもなされる
。
後に割込み状況をチェックしくフェッチ・アドレス・ス
トップや、Ｉ７．割込みを示すフラグまたはフリップ・
フロップのチェック）、割込みがある場合にもなされる
。
第２のプロセッサ３においては、人出力関係の命令実行
を行ない、また割込み処理を実行し、それらが終了した
場合、割込みがなくなると第１のプロセッサに対して処
理を返却するようにする。
を行ない、また割込み処理を実行し、それらが終了した
場合、割込みがなくなると第１のプロセッサに対して処
理を返却するようにする。
上記第１のプロセッサ２と第２のプロセッサ３との間の
上述の処理依頼（割込み処理依頼を含む）や処理の返却
に関しては、第１のプロセッサ２が第１図図示レジスタ
９にホルト理由とホルト状態と全表示してホルト状態に
入る。
上述の処理依頼（割込み処理依頼を含む）や処理の返却
に関しては、第１のプロセッサ２が第１図図示レジスタ
９にホルト理由とホルト状態と全表示してホルト状態に
入る。
第２のプロセラ■
す３はる制御のあい間に結合パス１３を介して直接レジ
スタ９のアドレスを指定してリードし、ホルト表示され
ている場合その理由表示にもとついて割込み処理を行な
う。
スタ９のアドレスを指定してリードし、ホルト表示され
ている場合その理由表示にもとついて割込み処理を行な
う。
またその逆に第２のプロセッサ３がレジスタ９に書込ん
でおいて第１のプロセッサ２ヘスタートｋかけ第１のプ
ロセッサ２かリードするようにされる。
でおいて第１のプロセッサ２ヘスタートｋかけ第１のプ
ロセッサ２かリードするようにされる。
本発明による処理分業の場合、上記入出力関係の命令処
理や割込み処理が発生していない間には上記レジスタ９
を監視しているだけで第２のプロセッサ３が待ち状態と
なるが、第１のプロセッサ２による高速度処理が行なわ
れるので、既存のシステムにくらべて処理速度が向上さ
れる。
理や割込み処理が発生していない間には上記レジスタ９
を監視しているだけで第２のプロセッサ３が待ち状態と
なるが、第１のプロセッサ２による高速度処理が行なわ
れるので、既存のシステムにくらべて処理速度が向上さ
れる。
また第２のプロセッサが入出力処理関係の命令処理を実
行している間には、既存のシステムの場合と同様に、当
該処理に影響のない処理について第１のプロセッサが実
行しており、第２のプロセッサ３だけにくらべて、第１
のプロセッサ２が高速処理を可能とすることから、処理
速度が向上される。
行している間には、既存のシステムの場合と同様に、当
該処理に影響のない処理について第１のプロセッサが実
行しており、第２のプロセッサ３だけにくらべて、第１
のプロセッサ２が高速処理を可能とすることから、処理
速度が向上される。
更に特殊命令例えばＣ０ＢＯＬではあまり必要としない
フローティング命令の処理については、第２のプロセッ
サ３に依頼する形をとっているので、既存システムに対
してその分だけ第１のプロセッサ２の開発が楽になって
いる。
フローティング命令の処理については、第２のプロセッ
サ３に依頼する形をとっているので、既存システムに対
してその分だけ第１のプロセッサ２の開発が楽になって
いる。
このことは企業にとってきわめて有利であるし、また必
要に応じて分業の範囲を選択できることも上記開発に当
ってきわめて有利となる。
要に応じて分業の範囲を選択できることも上記開発に当
ってきわめて有利となる。
なお、言うまでもなく、第１のプロセッサ２において障
害が発生した場合には、第１のプロセッサ２はシステム
から切離され、第２のプロセッサ３のみによって既存の
システムの場合と全く同様に処理を継続することができ
る。
害が発生した場合には、第１のプロセッサ２はシステム
から切離され、第２のプロセッサ３のみによって既存の
システムの場合と全く同様に処理を継続することができ
る。
以上説明した如く、本発明によれば、既存のシステムに
対して、新しい高速度・高機能のプロセッサを必要に応
じて付加することができ、既存のシステムの機能および
処理量を簡単に増大せしめることかできる。
対して、新しい高速度・高機能のプロセッサを必要に応
じて付加することができ、既存のシステムの機能および
処理量を簡単に増大せしめることかできる。
なお、本発明の構成をとることによって、第１のプロセ
ッサＰ１に対して、第２のプロセッサとして複数台のプ
ロセッサＰ２□、Ｐ２゜、・・・・・・を結合せしめて
、第１のプロセッサＰ１が夫々処理分業を行ない得るこ
とは言うまでもない。
ッサＰ１に対して、第２のプロセッサとして複数台のプ
ロセッサＰ２□、Ｐ２゜、・・・・・・を結合せしめて
、第１のプロセッサＰ１が夫々処理分業を行ない得るこ
とは言うまでもない。
第１図は本発明の一実施例構成を示し、第２図は本発明
の場合において第１のプロセッサと第２のプロセッサと
が処理する態様をフローチャートの形で表現した一実施
例態様を示す。 図中、１は主記憶装置、２は第１のプロセッサ、３は第
２のプロセッサ、４は入出力装置、５は単一のプロセッ
サ用のオペレーティング・システムを表わす。
の場合において第１のプロセッサと第２のプロセッサと
が処理する態様をフローチャートの形で表現した一実施
例態様を示す。 図中、１は主記憶装置、２は第１のプロセッサ、３は第
２のプロセッサ、４は入出力装置、５は単一のプロセッ
サ用のオペレーティング・システムを表わす。
Claims (1)
- １ 少なくとも命令の読出し、解読、実行の各機能を有
する第１プロセツサおよび少なくとも命令の実行機能を
有する第２のプロセッサを結合したデータ処理システム
において、前記第１のプロセッサが、全命令を読出して
解読し、一部の命令は第１のプロセッサが実行し、残り
の命令は第１のプロセッサが第２のプロセッサに実行を
依頼するよう構成され、いずれか一方のプロセッサで命
令を実行することを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458480A JPS5833975B2 (ja) | 1980-07-30 | 1980-07-30 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458480A JPS5833975B2 (ja) | 1980-07-30 | 1980-07-30 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730068A JPS5730068A (en) | 1982-02-18 |
| JPS5833975B2 true JPS5833975B2 (ja) | 1983-07-23 |
Family
ID=14384478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10458480A Expired JPS5833975B2 (ja) | 1980-07-30 | 1980-07-30 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833975B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514803A (en) * | 1982-04-26 | 1985-04-30 | International Business Machines Corporation | Methods for partitioning mainframe instruction sets to implement microprocessor based emulation thereof |
| JPS6031648A (ja) * | 1983-07-29 | 1985-02-18 | Sharp Corp | マルチ・タスク制御方法 |
| JPS60114941A (ja) * | 1983-11-25 | 1985-06-21 | Sharp Corp | マルチ・タスク制御用デバイス |
| JPS60114940A (ja) * | 1983-11-25 | 1985-06-21 | Sharp Corp | マルチ・タスク制御用デバイス |
| JPS60118938A (ja) * | 1983-11-30 | 1985-06-26 | Sharp Corp | マルチ・タスク制御用デバイス |
| JPS60118937A (ja) * | 1983-11-30 | 1985-06-26 | Sharp Corp | マルチ・タスク制御用デバイス |
| JPS60214069A (ja) * | 1984-04-02 | 1985-10-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 処理システム |
| JPH0731719U (ja) * | 1993-11-19 | 1995-06-16 | 三ツ星ベルト株式会社 | 搬送用幅広歯付ベルト |
| JP2010240364A (ja) * | 2009-04-06 | 2010-10-28 | Yoshiharu Urata | 枕 |
-
1980
- 1980-07-30 JP JP10458480A patent/JPS5833975B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730068A (en) | 1982-02-18 |
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