JPS583262A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS583262A JPS583262A JP56101589A JP10158981A JPS583262A JP S583262 A JPS583262 A JP S583262A JP 56101589 A JP56101589 A JP 56101589A JP 10158981 A JP10158981 A JP 10158981A JP S583262 A JPS583262 A JP S583262A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- axis
- diffusion layer
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体基板として（１０Ｇ）面を使用する
半導体集積回路制置に関する。
半導体集積回路制置に関する。
一般に、半導体集積０路装置の外ＳＳとして。
樹ｌｌ對止瀝外囲器が用いられている。この樹脂對止履
デバイスにおいては、その組立て１機における熱、圧力
等により半導体装置は内Ｓ＊ｔ−生ずる。この歪により
半導体装置の電気特性は変化し、拡散層による抵抗素子
も抵抗値が炭化してしまう。
デバイスにおいては、その組立て１機における熱、圧力
等により半導体装置は内Ｓ＊ｔ−生ずる。この歪により
半導体装置の電気特性は変化し、拡散層による抵抗素子
も抵抗値が炭化してしまう。
ところで、現在、半導体基板としては（１０Ｇ）ＥＩｉ
を使用すΦのが一般的である。この面における拡散層の
抵抗素子の歪による影響は、その拡散層を流れる電流の
向きや半導体＃１ｉｖｌ内での位置等によって異なる。
を使用すΦのが一般的である。この面における拡散層の
抵抗素子の歪による影響は、その拡散層を流れる電流の
向きや半導体＃１ｉｖｌ内での位置等によって異なる。
通常、集積１！ｉｌ［は（１０Ｇ）面の基板に対し、ベ
レット割れ等を１照して（１１０）軸に平行に配役され
る。・このため、抵抗素子としてｃｌＪ孤散層も＜１０
０＞軸方向に沿って配置されている。Ｌｚ＋−Ｌ、、こ
のような構成の半導体集積−路Ｗ＆置では、外ｌ８ＩＩ
ｉ！への封止時に薙生する内−歪によるｉｋ抗の変化率
は±３ｓ以上になり、例えば％弗ｌ＃ＩＡに示すような
、抵抗網で構成された８ビツトのＶ人コンバータでこの
Ｊ！！抗素子ｔ’使用した場合は、Ｖムコンパータの出
力のｍａは２〜３ Ｌ８Ｍとなってしまう。
レット割れ等を１照して（１１０）軸に平行に配役され
る。・このため、抵抗素子としてｃｌＪ孤散層も＜１０
０＞軸方向に沿って配置されている。Ｌｚ＋−Ｌ、、こ
のような構成の半導体集積−路Ｗ＆置では、外ｌ８ＩＩ
ｉ！への封止時に薙生する内−歪によるｉｋ抗の変化率
は±３ｓ以上になり、例えば％弗ｌ＃ＩＡに示すような
、抵抗網で構成された８ビツトのＶ人コンバータでこの
Ｊ！！抗素子ｔ’使用した場合は、Ｖムコンパータの出
力のｍａは２〜３ Ｌ８Ｍとなってしまう。
１１２崗（ａ）、に）はそれぞれ、上記−１図の回路に
おけるインバータＮＵＴ・ 〜ＮＵＴ、 ｇよびＮＬＩ
Ｔマを示すもので、（ｂ）図にその具体的な回路構成を
示す、すなわち−電源ＶＫＩＤと接地点Ｖｓｓとの間に
ＰチャネルＭＩＭＯ８）ランジスタＴＰ とｎｆヤ本
ルａ！！ＭＯｌｌ）ランジスタＴｍ が直列接続され
た相補［ＭＯ８構成で、それぞれのトランジスタのゲー
ト−ζλ刃傷号ＩＮを供給し、その導通あるいは非導通
状膳によりこの信号ＩＮの反転出力ＯＵＴを得るように
して成る。
おけるインバータＮＵＴ・ 〜ＮＵＴ、 ｇよびＮＬＩ
Ｔマを示すもので、（ｂ）図にその具体的な回路構成を
示す、すなわち−電源ＶＫＩＤと接地点Ｖｓｓとの間に
ＰチャネルＭＩＭＯ８）ランジスタＴＰ とｎｆヤ本
ルａ！！ＭＯｌｌ）ランジスタＴｍ が直列接続され
た相補［ＭＯ８構成で、それぞれのトランジスタのゲー
ト−ζλ刃傷号ＩＮを供給し、その導通あるいは非導通
状膳によりこの信号ＩＮの反転出力ＯＵＴを得るように
して成る。
第３８！ｌＩは、上記第１図の回路における抵抗素子の
パターン構成例を示すもので、１１はアルミ配線、１１
はコンタクトホール％’ Ｉ Ｊはアルミ配ｌｌ１１、
と不純分拡散層（門抗素子）との・ンタクトをしやすく
するための高１１度の不純物層である。ａにおいて、第
１幽と同一符号はそれぞれ対応している。・このような
パターン構成では、抵抗素子としての拡散層Ｒｅ ”’
−１１ｇ 、 ２ ｆｉ。
パターン構成例を示すもので、１１はアルミ配線、１１
はコンタクトホール％’ Ｉ Ｊはアルミ配ｌｌ１１、
と不純分拡散層（門抗素子）との・ンタクトをしやすく
するための高１１度の不純物層である。ａにおいて、第
１幽と同一符号はそれぞれ対応している。・このような
パターン構成では、抵抗素子としての拡散層Ｒｅ ”’
−１１ｇ 、 ２ ｆｉ。
〜２Ｒｖおよび２１１マは＜ｉｔｏ＞軸と平行に配置さ
れている。・シたがって、外囲器への封止時に内部歪が
発生しやすい。
れている。・シたがって、外囲器への封止時に内部歪が
発生しやすい。
この発明は、上記のような事情に−みてなされたもので
、その目的とするところは、外８！Ｉへの封止時に発生
する内部歪による抵抗値の変化が少ない抵抗調子を有す
る半導体集積回路装置ｆを提供することである。
、その目的とするところは、外８！Ｉへの封止時に発生
する内部歪による抵抗値の変化が少ない抵抗調子を有す
る半導体集積回路装置ｆを提供することである。
以下、図面を参照してこの発明の一笑Ｍ例を説明する。
１１４図はその構成を示すもので、抵抗素子（拡散層）
を（１００）軸と平行に配設したものである。このよう
な構成によれば、外１８ｉ器への刺入時に発生する内部
歪による抵抗値の変化率は±０．５慢程度である。した
がって、上記ＩＪ！１図における８ビツトのＶムコンパ
ータに使用した場合、その出力誤差は１ ／ ２ Ｌ８
Ｂ機置装抑えることができる。
を（１００）軸と平行に配設したものである。このよう
な構成によれば、外１８ｉ器への刺入時に発生する内部
歪による抵抗値の変化率は±０．５慢程度である。した
がって、上記ＩＪ！１図における８ビツトのＶムコンパ
ータに使用した場合、その出力誤差は１ ／ ２ Ｌ８
Ｂ機置装抑えることができる。
ところで、第５図かられかるように、＜１１３Ｑ／＞軸
方向に抵抗素子を配置した場合、抵抗素子パターン１は
他ｃＩＪＩｇｌ路に比べて斜方向に設けられるため、そ
の周辺１１１．ｌには内Ｓ回路を配置しにくくなってし
まう、そこで、との−＠域に内ｓ［ｇ回路と独立した、
例えばテスト用回路、ＵＳＰＢＩＴ抵抗素子あるいは抵
抗回路のチェック用バッド等を配設し、無駄のない半導
体集積回路装置を設計すれば嵐い。
方向に抵抗素子を配置した場合、抵抗素子パターン１は
他ｃＩＪＩｇｌ路に比べて斜方向に設けられるため、そ
の周辺１１１．ｌには内Ｓ回路を配置しにくくなってし
まう、そこで、との−＠域に内ｓ［ｇ回路と独立した、
例えばテスト用回路、ＵＳＰＢＩＴ抵抗素子あるいは抵
抗回路のチェック用バッド等を配設し、無駄のない半導
体集積回路装置を設計すれば嵐い。
以上説明したようにこの発明によれば、（１００）軸と
平行に抵抗素子を配装置することにより、外囲器への封
止時に発生するこの素子の内部歪の影響を低減でき、且
つ、この抵抗素子の配置による空きスペースに内部回路
と独立した回路を設けることによりチップ面を有効に使
用できるため無駄のない半導体集積回路装置が得られる
。
平行に抵抗素子を配装置することにより、外囲器への封
止時に発生するこの素子の内部歪の影響を低減でき、且
つ、この抵抗素子の配置による空きスペースに内部回路
と独立した回路を設けることによりチップ面を有効に使
用できるため無駄のない半導体集積回路装置が得られる
。
第１Ｎは８ピツ） Ｄ／Ａコンバータの回路ｆｉｌ−Ｆ
示す図、Ｗｇｚ図（→、（ｂ）は−上記第１図に３ける
インバータの具体的な構成例を示す図、１１３図は上記
簀ｌ幽の回路に右ける抵抗素子のパターン構成例を示す
図、′ｓ４図、第５図はそれぞれこの＠明、の一実施例
に係る半導体集積１ｇ回路装置に右ける抵抗素子のパタ
ーン平面図、およびこの抵抗素子とその周辺−１１１２
Ｎを示す図である。 ■・・・・抵抗（拡散層）、、１．Ｉ・・・拡散層の＃
Ｉｓと内部回路とで設ｉｔ″Ｃれる領域。
示す図、Ｗｇｚ図（→、（ｂ）は−上記第１図に３ける
インバータの具体的な構成例を示す図、１１３図は上記
簀ｌ幽の回路に右ける抵抗素子のパターン構成例を示す
図、′ｓ４図、第５図はそれぞれこの＠明、の一実施例
に係る半導体集積１ｇ回路装置に右ける抵抗素子のパタ
ーン平面図、およびこの抵抗素子とその周辺−１１１２
Ｎを示す図である。 ■・・・・抵抗（拡散層）、、１．Ｉ・・・拡散層の＃
Ｉｓと内部回路とで設ｉｔ″Ｃれる領域。
Claims (1)
- 半導体基板として（１０Ｇ）面を使用し１Ｍ０８ＰＩ！
で構成される半導体装置において、抵抗として用いられ
る拡散層が基板の（１００）軸とほぼ千轡方向番ζ配置
され、この拡散層に１１ＩＩＩＩする＜１１０＞軸方向
に凸って配置された他の素子との間に形成される領域に
これらの１路と独立したａＩＩが配設されて成ることｔ
−特徴とする牛導体集積崗路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101589A JPS583262A (ja) | 1981-06-30 | 1981-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101589A JPS583262A (ja) | 1981-06-30 | 1981-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583262A true JPS583262A (ja) | 1983-01-10 |
Family
ID=14304565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101589A Pending JPS583262A (ja) | 1981-06-30 | 1981-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583262A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028794A (ja) * | 1973-07-13 | 1975-03-24 |
-
1981
- 1981-06-30 JP JP56101589A patent/JPS583262A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028794A (ja) * | 1973-07-13 | 1975-03-24 |
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