JPS583247B2 - 共通バス制御方式 - Google Patents
共通バス制御方式Info
- Publication number
- JPS583247B2 JPS583247B2 JP14622778A JP14622778A JPS583247B2 JP S583247 B2 JPS583247 B2 JP S583247B2 JP 14622778 A JP14622778 A JP 14622778A JP 14622778 A JP14622778 A JP 14622778A JP S583247 B2 JPS583247 B2 JP S583247B2
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- JP
- Japan
- Prior art keywords
- control device
- common
- common bus
- input
- address
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明は共通制御装置ＣＴＬを有する電子交換機または
情報処理システムの共通バス制御方式に関するものであ
る。
情報処理システムの共通バス制御方式に関するものであ
る。
一般に主記憶装置ＭＭと入出力制御装置ＩＯＣとの間の
アドレス情報の伝達は、共通制御装置ＣＴＬと共通バス
を経由して行なわれる。
アドレス情報の伝達は、共通制御装置ＣＴＬと共通バス
を経由して行なわれる。
各装置間の接続構成例を第１図、第２図に示す。
共通制御装置ＣＴＬは各入出力制御装置ＩＯＣからの情
報を多重処理することを目的とし、主記憶装置ＭＭと各
入出力制御装置ＩＯＣ２〜ｎ間の情報の制御を行なう。
報を多重処理することを目的とし、主記憶装置ＭＭと各
入出力制御装置ＩＯＣ２〜ｎ間の情報の制御を行なう。
共通バスＣｏｍｍｏｎＢｕｓは複数の装置間を共通な１
組の信号線で接続し、時分割的に複数の個別情報の伝達
を行なう。
組の信号線で接続し、時分割的に複数の個別情報の伝達
を行なう。
第１図の接続例においては、主記憶装置ＭＭが共通バス
ＣｏｍｍｏｎＢｕｓに直接つながらず、共通制御装置Ｃ
ＴＬとの間で個別の伝送路を有する。
ＣｏｍｍｏｎＢｕｓに直接つながらず、共通制御装置Ｃ
ＴＬとの間で個別の伝送路を有する。
第２図の接続例においては、主記憶装置ＭＭも共通バス
Ｃｏｍｍｏｎ Ｂｕｓ上につながり、共通の伝送路で情
報のやりとりが行なわれる。
Ｃｏｍｍｏｎ Ｂｕｓ上につながり、共通の伝送路で情
報のやりとりが行なわれる。
従って上記第２図の接続例では共通バスに接続された複
数の装置、すなわち主記憶装置ＭＭ、入出力制御装置Ｉ
ＯＣ、および共通制御装置ＣＴＬとの間の情報の伝達は
、 ■ＣＴＬと各ＩＯＣ間■ＭＭとＣＴＬ間とが存在し、上
記■と■の装置間における情報のやりとりは同一共通バ
スインタフェースとして扱かわれ、共通バス上のアドレ
ス情報線に送出されたアドレス情報は信号線に送出され
たＳ信号とのアンド論理をとることによってアドレス情
報としての有効性が成立する。
数の装置、すなわち主記憶装置ＭＭ、入出力制御装置Ｉ
ＯＣ、および共通制御装置ＣＴＬとの間の情報の伝達は
、 ■ＣＴＬと各ＩＯＣ間■ＭＭとＣＴＬ間とが存在し、上
記■と■の装置間における情報のやりとりは同一共通バ
スインタフェースとして扱かわれ、共通バス上のアドレ
ス情報線に送出されたアドレス情報は信号線に送出され
たＳ信号とのアンド論理をとることによってアドレス情
報としての有効性が成立する。
第３図は従来の共通バス制御方式の一例である。
共通制御装置ＣＴＬおよび各入出力制御装置ＩＯＣは送
信回路と受信回路を有し、それぞれアドレス情報とＳ信
号の送信と受信を行なう。
信回路と受信回路を有し、それぞれアドレス情報とＳ信
号の送信と受信を行なう。
第３図に示すように従来では１本のＳ信号線を共通バス
ＣｏｍｍｏｎＢｕｓ上の全装置が共通に使用し、両方向
ＣＴＬとＩＯＣ間の信号伝達を行なっているため、アド
レスエリアは一面しか存在せず入出力制御装置のレジス
タアドレス（■０−Ｒｅｇｉｓｔｅｒ Ａｄｄｒｅｓｓ
）を主記憶装置のアドレス（ＭＭＡｄｄｒｅｓｓ）の
一部として取り扱わざるを得なかった。
ＣｏｍｍｏｎＢｕｓ上の全装置が共通に使用し、両方向
ＣＴＬとＩＯＣ間の信号伝達を行なっているため、アド
レスエリアは一面しか存在せず入出力制御装置のレジス
タアドレス（■０−Ｒｅｇｉｓｔｅｒ Ａｄｄｒｅｓｓ
）を主記憶装置のアドレス（ＭＭＡｄｄｒｅｓｓ）の
一部として取り扱わざるを得なかった。
すなわちＩＯＣＩから、ＭＭヘアドレス情報を伝達する
とき、ＭＭのアドレスと同一のアドレスがＩＯＣ２〜Ｉ
ＯＣｎのうちに存在すれば、アドレス情報がＭＭだけで
なく他のＩＯＣへも廻り込んでしまう。
とき、ＭＭのアドレスと同一のアドレスがＩＯＣ２〜Ｉ
ＯＣｎのうちに存在すれば、アドレス情報がＭＭだけで
なく他のＩＯＣへも廻り込んでしまう。
このため従来方式においてはＭＭに無効エリアを設け、
各ＩＯＣのレジスタにおいて必要とされるアドレスと同
一のＭＭ内アドレス領域は無効とし、使用されなかった
。
各ＩＯＣのレジスタにおいて必要とされるアドレスと同
一のＭＭ内アドレス領域は無効とし、使用されなかった
。
このためＩＯＣ側からＭＭへアクセスする場合のアドレ
スに制約ができる等の問題があった。
スに制約ができる等の問題があった。
本発明の目的は入出力制御装置内レジスクアドレス（Ｉ
Ｏ Ｒｅｇｉｓｔｅｒ Ａｄｄ）を主記憶装置アドレス
（ＭＭ Ａｄｄ）とは独立に付与することを可能とし、
経済化を行なうものである。
Ｏ Ｒｅｇｉｓｔｅｒ Ａｄｄ）を主記憶装置アドレス
（ＭＭ Ａｄｄ）とは独立に付与することを可能とし、
経済化を行なうものである。
上記目的を達成するため、本発明は共通制御装置と、複
数の入出力制御装置とが共通母線上に接続される情報処
理システムにおいて、該共通母線上のアドレス情報の有
効性を示す信号を送出するための母線を該共通制御装置
から該各入出力制御装置へは共通に、該各入出力制御装
置から該共通制御装置へは該各入出力制御装置毎に設け
たことを特徴とするものである。
数の入出力制御装置とが共通母線上に接続される情報処
理システムにおいて、該共通母線上のアドレス情報の有
効性を示す信号を送出するための母線を該共通制御装置
から該各入出力制御装置へは共通に、該各入出力制御装
置から該共通制御装置へは該各入出力制御装置毎に設け
たことを特徴とするものである。
以下図面により本発明の実施例を説明する。
第４図は本発明の実施例である。
共通母線Ｃｏｍｍｏｎ Ｂｕｓは１６ビット構成のアド
レス情報線ＡＤＢＯ−ＡＤＢ１５と、共通制御装置ＣＴ
Ｌから各入出力制御装置ＩＯＣへの共通なＳ信号線ＳＯ
と、各入出力制御装置ＩＯＣから共通制御装置ＣＴＬへ
ＩＯＣ毎のＳ信号線ＳＩ〜Ｓｎとにより構成される。
レス情報線ＡＤＢＯ−ＡＤＢ１５と、共通制御装置ＣＴ
Ｌから各入出力制御装置ＩＯＣへの共通なＳ信号線ＳＯ
と、各入出力制御装置ＩＯＣから共通制御装置ＣＴＬへ
ＩＯＣ毎のＳ信号線ＳＩ〜Ｓｎとにより構成される。
ＭＭから、ＩＯＣへの情報を伝達するときには、ＭＭか
ら、ＣＴＬのＣＯＮＴを経由してＩＯのレジスタアドレ
ス情報が共通母線Ｃｏｍｍｏｎ Ｂｕｓに送出されると
ともにＳ信号がＳＯ線へ送出される。
ら、ＣＴＬのＣＯＮＴを経由してＩＯのレジスタアドレ
ス情報が共通母線Ｃｏｍｍｏｎ Ｂｕｓに送出されると
ともにＳ信号がＳＯ線へ送出される。
同時にデータがＣ ｏｍｍ ｏ ｎＢｕｓのデータ線（
図示省略）を通って、該当するアドレスを有するＩＯＣ
のレジスタへ格納される。
図示省略）を通って、該当するアドレスを有するＩＯＣ
のレジスタへ格納される。
各ＩＯＣのレジスタはそれぞれ固有のアドレスを持って
いるので、１個のＩＯＣが選択され、しかもその所有す
るレジスタの該当するアドレスのみに情報が到達する。
いるので、１個のＩＯＣが選択され、しかもその所有す
るレジスタの該当するアドレスのみに情報が到達する。
一方、ＩＯＣからＭＭへの情報を伝達するときはＩＯＣ
からＭＭのアドレス情報が共通母線Ｃｏｍｍｏｎ Ｂｕ
ｓに送出されるとともにＳ信号が該当の信号線（ＳＩ〜
Ｓｎの内へ１つ）へ送出される。
からＭＭのアドレス情報が共通母線Ｃｏｍｍｏｎ Ｂｕ
ｓに送出されるとともにＳ信号が該当の信号線（ＳＩ〜
Ｓｎの内へ１つ）へ送出される。
同時にデータがＣｏｍｍｏｎ Ｂｕｓのデータ線（図示
省略）を通って該当するＭＭのアドレス位置にアクセス
される。
省略）を通って該当するＭＭのアドレス位置にアクセス
される。
以上説明したように本発明によればＳ信号線をデータ転
送方向別に分離し、しかも各ＩＯＣ装置からＣＴＬへは
Ｓ信号線をＩＯＣ毎に設けたことにより、ＭＭのアドレ
スエリアとＩＯＣのアドレスエリアとをそれぞれ個別に
二面設けることができ、ＩＯＣ側からＭＭへアクセスす
る場合、従来のアドレスの制約がなくなり、ＩＯレジス
タアドレスをＭＭアドレスとは独立に付与することが可
能となった。
送方向別に分離し、しかも各ＩＯＣ装置からＣＴＬへは
Ｓ信号線をＩＯＣ毎に設けたことにより、ＭＭのアドレ
スエリアとＩＯＣのアドレスエリアとをそれぞれ個別に
二面設けることができ、ＩＯＣ側からＭＭへアクセスす
る場合、従来のアドレスの制約がなくなり、ＩＯレジス
タアドレスをＭＭアドレスとは独立に付与することが可
能となった。
第１図および第２図は一般の共通バス制御方式の各装置
間接続ブロック図、第３図は従来の共通バス制御方式の
具体的一例、第４図は本発明による共通バス制御力式を
説明する一実施例である。 ＭＭ……主記憶装置、ＣＴＬ……共通制御装置、ＩＯＣ
……入出力制御装置、Ｃｏｍｍｏｎ Ｂｕｓ……共通母
線、ＣＯＮＴ……制御部、Ｒｅｇ……レジスタ。
間接続ブロック図、第３図は従来の共通バス制御方式の
具体的一例、第４図は本発明による共通バス制御力式を
説明する一実施例である。 ＭＭ……主記憶装置、ＣＴＬ……共通制御装置、ＩＯＣ
……入出力制御装置、Ｃｏｍｍｏｎ Ｂｕｓ……共通母
線、ＣＯＮＴ……制御部、Ｒｅｇ……レジスタ。
Claims (1)
- １ 共通制御装置と、複数の入出力制御装置とが共通母
線上に接続され、該共通制御装置から該各入出力制御装
置へ送出されるアドレス情報と該各入出力制御装置から
該共通制御装置へ送出されるアドレス情報とが同一の共
通母線により伝送される情報処理システムにおいて、該
共通母線上のアドレス情報の有効性を示す信号を送出す
るための母線を該共通制御装置から該各入出力制御装置
へは共通に、該各入出力制御装置から該共通制御装置へ
は該各入出力制御装置対応に設けたことを特徴とする共
通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14622778A JPS583247B2 (ja) | 1978-11-27 | 1978-11-27 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14622778A JPS583247B2 (ja) | 1978-11-27 | 1978-11-27 | 共通バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582328A JPS5582328A (en) | 1980-06-21 |
| JPS583247B2 true JPS583247B2 (ja) | 1983-01-20 |
Family
ID=15402975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14622778A Expired JPS583247B2 (ja) | 1978-11-27 | 1978-11-27 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583247B2 (ja) |
-
1978
- 1978-11-27 JP JP14622778A patent/JPS583247B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582328A (en) | 1980-06-21 |
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