JPS597987B2 - 演算制御素子間のデ−タ伝送制御方式 - Google Patents

演算制御素子間のデ−タ伝送制御方式

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JPS597987B2
JPS597987B2 JP1098478A JP1098478A JPS597987B2 JP S597987 B2 JPS597987 B2 JP S597987B2 JP 1098478 A JP1098478 A JP 1098478A JP 1098478 A JP1098478 A JP 1098478A JP S597987 B2 JPS597987 B2 JP S597987B2
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JP
Japan
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data
cpu
data transmission
register
signal
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Expired
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JP1098478A
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晃造 藤田
寛司 奥島
潤 宮崎
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Description

【発明の詳細な説明】 本発明は２つのマイクロプロセッサ等の演算制御素子間
のデータ伝送制御方式に関するものである。
従来のマルチプロセッサーシステムの原理図を示せば第
１図のようになる。
１、２はマイクロプロセッサ（以下ｃｐｕと略す）、３
はバス切替装置、４はメモリ等の共用リソースである。
１ａは第２ｃｐｕ１のデータバス、２ａは第２ｃｐｕの
データバスを示し、Ｉｂ、２ｂは各ｃｐｕの制御線であ
り、各ｃｐｕが共用リソース４を使用したいときに制御
信号をバス切替装置３に送り、バスを切替えてリソース
４を使用する。
この方式ではバス切替装置が複雑で、かつそれにまつわ
る各ｃｐｕ内のソフトウェアも非常に複雑となり、全体
としてコスト高の装置となる。なお、この方式では、ｃ
ｐｕ間のデータの送受は、通常共用リソース４にメモリ
を使用しそのメモリを介してなされることになる。本発
明は上記従来技術に鑑み、２つのｃｐｕ間のデータ送受
において、前記の複雑な構成をとらず、極めて単純に市
販のＬＳＩＣＦ１Ｆｏ（ＦａｓｔＩＮ、ＦａｓｔＯｕｔ
）レジスタ〕を使用するものである。
以下本発明の一実施例を示す第２図とともに、本発明の
詳細について説明する。
図において５、６はｃｐｕを示し、Ｔ、８はＦｉＦｏ（
Ｆ−ａｓｔＩＮ、ＦａｓｔＯｕｔ）レジスタを示す。１
ａ、８ａは各ＦｉＦｏレジスタにデータが入力されると
、入力されたという信号、すなわちＲＥＡＤＲＥＡＤＹ
信号を示す。
その信号が各ｃｐｕに入力されたときにＦｉＦｏレジス
タ内にデータが入つていることを認知し、各ｃｐｕはＦ
ｉＦｏレジスタ内のデータをデータバスを経て取り込む
。各ｃｐｕはＷＲＩＴＥＲＥＡＤＹ信号？ｂ、８ｂがあ
るときＦｉＦｏ内データが空であり、Ｆ１Ｆｏレジスタ
ヘデータを送出することができる。従がつて第１ｃｐｕ
５から第２ｃｐｕ６にデータを伝送する場合、まずＷＲ
ＩＴＥＲＥＡＤＹ信号８ｂをみて、ＦｉＦｏレジスタ８
が空であることを確認して、ＦｉＦｏレジスタ８に、デ
ータバス５ａを介して送り出す。
一方データを受ける第２ｃｐｕ６側はＲＥＡＤＲＥＡＤ
Ｙ信号８ａをみて、ＦｉＦｏレジスタ８内にデータがあ
ることを確認してから、ＦｉＦｏレジスタ８のデータを
データバス６ａを介してデータを取り込む。第２ｃｐｕ
６から第１ｃｐｕ５へのデータ伝送も上記と同様、Ｆｉ
Ｆ５レジスタ７を介して送信することができる。実際の
回路側では第１，第２ＣＰＵとしてＲＣＡ社製ＣＯＳＭ
ＡＣｌ８Ｏ２Ｄを使用し、ＦｌＦＯレジスタにはＲＣＡ
社製ＣＤ４ＯｌＯ５を使用した場合は、ＦｉＦＯレジス
タのＤＡＴＡＯｕＴＲＥＡＤＹがＲＥＡＤＲＥＡＤＹ信
号となり、ＣｐｕＯｌ／０ＦＬＡＧ端子に接続し、ＤＡ
ＴＡＩＮＲＥＡＤＹがＷＲＩＴＥＩ｛ＥＡＩ）Ｙ信号と
なり、Ｃｐｕの／ｃ）ＦＬＡＧ端子に接続することによ
り構成できる。なお第３図に示すように、ＦｉＦＯレジ
スタのＷＲＩＴＥＲ−ＥＡＤＹ信号７ｂを使用せずＲＥ
ＡＤＲＥＡＤＹ信号７ａのみを使用し、自己のＣｐｕが
送出するデータを相手方Ｃｐｕが取り込んでくれたこと
を確認しながら送信することも可能である。以上のよう
に本発明においては簡単なハードウエア構成で、Ｃｐｕ
間のデータ伝送が行なえる。
またＲＥＡＤＹ信号を使用することにより、データの送
受が確認でき、高信頼のデータ送受が可能となる。
【図面の簡単な説明】
第１図は従来のマルチプロセツサシステムの原理図、第
２図は本発明の一実施例のプロツク構成図、第３図は本
発明の他の実施例のプロツク構成図である。 １，２・・・・・・Ｃｐｕｌ３・・・・・・バス切替装
置、４・・・・・・共用リソース、５，６・・・・・・
Ｃｐｕｌ７，８・・・・・・ＦｉＦＯレジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ 第１演算制御素子、第２演算制御素子双方のデータ
    バスを、ＦｉＦｏ（ＦａｓｔＩＮ ＦａｓｔＯｎｔ）レ
    ジスタを介して接続し、前記ＦｉＦｏレジスタのＲＥＡ
    ＤＹ信号を制御信号にして、前記ＦｉＦｏレジスタを通
    じて、演算素子相互間のデータ伝送を行なうことを特徴
    とする演算制御素子間のデータ伝送制御方式。
JP1098478A 1978-02-01 1978-02-01 演算制御素子間のデ−タ伝送制御方式 Expired JPS597987B2 (ja)

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JPH02125195A (ja) * 1988-11-02 1990-05-14 Kanpai:Kk 管内ガス排除用のパラシュート体
JPH0453598B2 (ja) * 1984-08-28 1992-08-27 Tokyo Gas Co Ltd

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