JPS5831589B2 - グラフイツク表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ記録計相当の機能を持つグラフィック
表示装置に関するものである。

被測定量の変化を記録表示するのにアナログ記録計がよ
く用いられる。

アナログ記録計のチャートに描かれた軌跡は、被測定量
の時間的推移を直観的に把握するのに便利なので、グラ
フィック表示装置においてもアナログ記録計と同等な機
能な持たせろことが行われる。

そのような機能を持った従来のグラフィック表示装置に
おいては、アナログ記録計の記録済みチャートを模擬し
た画面をリフレッシュ・メモリに保持し、これをＣＲＴ
等の表示器に写し出すようにしている。

リフレッシュ・メモリの全内容は新たな測定値が入力さ
れるたびに一斉に場所移し書替えが行われ、チャートが
時間とともに送られてその上に記録ペンの軌跡が描かれ
てゆく感じを出している。

このようにリフレッシュ・メモリを書替えるとき、画面
情報のうち真に新しいのは、その時点の被測定量や新た
な目盛値等きわめて少数の情報であり、残りの大多数の
情報は変更がない。

にもかかわらず、チャートの移動感を出すために、これ
ら全情報をリフレッシュ・メモリ内で場所を変えて書直
さなければならない。

リフレッシュ・メモリの全内容の書替えにはグラフィッ
ク表示装置にとって少なからぬ時間をとられるので、そ
れを絶えず行わなければならないのはきわめて能率が悪
く、かつ高速動作に応じられない。

本発明の目的はアナログ記録計相当の動作をするのに、
高能率で高速動作を行うグラフィック表示装置を提供す
ることにある。

本発明のグラフィック表示装置は、画面情報記憶器内で
記憶内容の場所がえは行わず、記憶内容読出しの先頭を
決めるポインタ・レジスタを設けて、ディスプレイ時は
このレジスタが指示するアドレスから一巡読出しを行う
。

これによって表示器上ではこのアドレスの内容が画面の
先頭に現われる。

ポインタ・レジスタが示すアドレスには被測定量の新た
な値の書込みが行われ、そのたびにポインタ・レジスタ
のアドレスは歩進される。

これによってポインタ・レジスタの内容は順次変化する
ので、後続の映像は次々に先頭に移りチャートの移動感
を与える。

以下図面によって本発明を説明する。

第１図は本発明実施例の概念的構成図である。

第１図において、１は制御部、２はリフレッシュ・メモ
リ２１は書込データ・レジスタ、２２は書込アドレス・
レジスタ、２３は読出アドレス生成部、２４・２５．２
６はポインタ・レジスタ、３はパターン・ジェネレータ
、４はカラー・ビデオ信号発生部、５は同期輝度制御部
、６はタイミング制御部、７はＣＲＴである。

ここで、読出アドレス生成部２３とポインタ・レジスタ
２４，２５．２６が本発明の特徴をなす部分であって、
その他の部分は一般のグラフィック表示装置と共通であ
る。

読出アドレス生成部２３はポインタ・レジスタ２４．２
５，２６０内容に基づいてリフレッシュ・メモリ２の読
出アドレスを発生する。

ポインタ・レジスタ２４，２５，２６の内容は制御部１
によって設定されろ。

制御部１は書込データ・レジスタ２１に書込テークを保
持させ、書込アドレス・レジスタ２２に書込アドレスを
保持させ、リフレッシュ・メモリ２の書込みを行う。

リフレッシュ・メモリ２の内容は読出アドレス発生部２
３によるアドレス指定に応じて読出されろ。

リフレッシュ・メモリ２から読出された信号は）Ｊ−ン
・ジェネレータ３においてパターン信号に変換され、パ
ターン信号はカラー・ビデオ信号発生部４でカラー・ビ
デオ信号に変換され、同期輝度制御部５を通じてＣＲＴ
７に与えられる。

タイミング制御部１、読出アドレス生成部２３、パター
ン・ジェネレータ３、カラー・ビデオ信号発生部４、お
よび同期輝度制御部５にタイミング信号を与えて、それ
らの動作のタイミングを制御する。

ＣＲＴ７の表示面に、アナログ記録計のチャートを模擬
して例えば第２図のような画面を写し出すとすると、チ
ャートの移動感を出すために、縦軸とその目盛値を固定
して、測定値の軌跡と横軸（時間軸）とその目盛を動か
さなければならない。

すなわち、模擬チャートをＣＲＴ面上で境界ＰＬからＰ
Ｈにかげて写し出すものとすると、ＰＬとＰＨの間の映
像は絶えず移動させなげればならない。

そこでＣＲＴ面上の境界ＰＬとＰＨの間を映像変動部、
その他の部分を映信固定部と呼ぶ。

ＣＲＴ７の表示量は論理上第３図のようにｍ行ｎ列に区
画され、各区画には一連のアドレスが付されている。

そしてリフレッシュ・メモリ２はこれら各区画に対応す
る記憶場所を持ち、それらにも画面の区画と共通のアド
レスが付されている。

したがって第３図はリフレッシュ・メモリ２のアドレス
面でもある。

このアドレス面において、ＰＬおよびＰＨは第２図の境
界ＰＬおよびＰＨに相当するもので、それぞれ下限境界
アドレスおよび上限境界アドレスと呼ぶ。

Ｐは下限境界アドレスＰＬと上限境界アドレスＰＬの間
の値であって、映像変動部の読出開始アドレスである。

読出アドレス生成部２３の詳細な構成を第４図に示す。

第４図において、ＣＴＲはカウンタ、ＰＣはプリセット
・カウンタ、ＡＤは加算器である。

カウンタＣＴＲはクロックパルスＣＬＫ２を計数して、
その計数値Ｃ２により行アドレスｉ（０〜ｍ−１）を与
え、プリセット・カウンタＰＣはクロックパルスＣＬＫ
Ｉを計数して、その計数値Ｃ１により列アドレスｊ（０
〜ｎ−１）を与える。

両カウンタの計数値は加算器ＡＤで合成され、リフレッ
シュ・メモリ２に読出アドレスとして与えられる。

両カウンタは共通の信号によってクリアされる。

ＣＭＰ１〜ＣＭＰ３は比較器、ＦＦＩ〜Ｆ’Ｆ３はフリ
ップ・フロップ回路、ＡＧ１〜ＡＧ ３゜ＡＧＩ’〜Ａ
Ｇ３’はアンドゲート、ＯＧＩ、ＯＧ２はオアゲートで
ある。

これらはプリセット・カウンタＰＣのプリセット制御回
路を構成する。

比較器ｃＭＰ１〜ＣＭＰ３はポインタ・レジスタ２４〜
２６からそれぞれ下限境界アドレスＰＬ読出開始アドレ
スＰ１および上限境界アドレスＰＨが比較の基準値とし
て与えられ、これら基準値とプリセット・カウンタＰＣ
の計数値の一致を検出する。

比較器ＣＭＰＩ〜ＣＭＰ３の出力はアンドゲートＡＧ１
〜ＡＧ３およびＡＧＩ’〜ＡＧ３’ にそれぞれ与えら
れる。

アンドゲートＡＧ１〜ＡＧ３の出力はそれぞれフリップ
・フロップ回路ＦＦ’１〜ＦＦ３にカセット入力として
与えられもフリップ・フロップ回路ＦＦＩ〜ＦＦ３のリ
セット入力端子には、オアゲートＯＧ１を通じてクロッ
クパルスＣＫＫ１およびクリア信号ＣＲが与えられる。

比較器ＣＭＰｋ（ｋ：１〜３）、フリップ・フロップ回
路ＦＦ ｋ、アントゲ−）ＡＧｋ、ＡＧｋ’は添字の共
通なもの同志がグループをなす。

１つのグループのフリップ・フロップ回路ＦＦｋのＱ出
力は他のグループのアンドゲートＡＧｑ、ＡＧｑ ’
（ｑ＼ｋ）に与えられる。

アンドゲートＡＧ１〜ＡＧ３にはさらにクロックパルス
ＣＬＫ３１〜ＣＬＫ３３がそれぞれ与えられる。

アントゲ−）ＡＧ１’、ＡＧ２’ およびＡＧ ３’に
は読出開始アドレスＰ１上限境界アドレスＰＨ，および
下限境界アドレスＰＬがそれぞれ与えら札かつクロック
パルスＣＬＫ４が共通に与えられる。

これらアンドゲートＡＧ１’〜ＡＧ３’ の出力はオア
ゲー）ＯＧ２を通じてプリセット・カウンタＰＣにプリ
セット値として与えられる。

このように構成された読出アドレス生成部２３の動作は
次のとおりである。

動作説明図を第５図および第６図に示す。

第５図す、ｃに示すように、クロックパルスＣＬＫ１は
周期ｔで発生し、クロックパルスＣＬＫ２は周期πｔで
発生する。

クロックパルスＣＬＫ３１，３２，３３およびＣＬＫ４
は同図ｅ −ｉに示すように、クロックパルスＣＬＫ１
の周期ｔの間に所定の順序に従って発生する。

最初クリア信号ＣＲによってカウンタＣＴＲとプリセッ
ト・カウンタＰＣがクリアされ、かつフリップ・フロッ
プ回路ＦＦＩ〜ＦＦ３がリセットされる。

この状態からプリセット・カウンタＰＣの計数動作が始
まり、その計数値Ｃ１は零を出発点として次第に増加す
る。

計数値Ｃ１は比較器ＣＭＰ１〜ＣＭＰ３においてそれぞ
れ下限境界アドレスＰＬ、読出開始アドレスＰ１および
上限境界アドレスＰＨと比較、され、比較結果に基づい
て以下のようなプリセット動作が行われる。

〔Ｃ１くＰＬのとき〕 計数値Ｃ１が下限境界アドレスＰＬに達しない間は比較
器ＣＭＰ１〜ＣＭＰ３の出力はいずれも”ｏ”なので、
アンドゲートＡＧ１〜ＡＧ３゜ＡＧＩ’−ＡＧ３’はす
べて閉じており、このためフリップ・フロップ回路ＦＦ
ｉ〜ＦＦ３はリセットのままで、かつプリセット・カウ
ンタＰＣのプリセットは行われない。

したがってプリセット・カウンタＰＣの計数値Ｃ１は零
からＰＬまで増加する（第６図ａ）。

この間クロックパルスＣＬＫ２はまだ発生しないので、
カウンタＣＴＲの計数値Ｃ２は零である。

これら両カウンタの計数値は加算器ＡＤを通じてリフレ
ッシュ・メモリ２に読出アドレスとして与えられる。

これによって第０行の映像固定部に関する情報がリフレ
ッシュ・メモリ２から読出され、ＣＲＴ７の第０行０快
像固定部に写し出される。

プリセット・カウンタＰＣの計数値Ｃ□が下限境界アド
レスＰＬに達すると、比較器ＣＭＰＩが”１″′出力を
生じこれをアントゲ−）ＡＧｌ。

ＡＧＩ’ に与える。

このときアンドゲートＡＧＩにはフリップ・フロップ回
路ＦＦ２．ＦＦ３（７）Ｑ端子からそれぞれ”■”が与
えられているので、クロックパルスＣＬＫ３１が”■”
になるとともにアンドゲートＡＧ１が”１″出力を生じ
フリップ・フロップ回路ＦＦＩをセットする。

フリップ・フロップ回路ＦＦＩがセットされたことによ
り、そのＱ出力はＯ”になってアントゲ−）ＡＣ３゜Ａ
Ｃ３およびＡＧ２’、ＡＧ３／ に閉信号が与えられる
。

アントゲ−）ＡＧＩ’ においては比較器ＣＭＰＩの出
力とフリップ・フロップ回路ＦＦ２゜ＦＦ３の４出力に
よって開信号が与えられているので、クロックパルスＣ
ＬＫ４が１”になるとともに読出開始アドレスＰがこの
ゲートを通過し、オアゲートＯＧ２を通じてプリセット
・カウンタＰＣにプリセットされる。

このためプリセット・カウンタＰＣの計数値Ｃ１はＰに
ジャンプする（ｉ６図ｂ ）。

そしてリフレッシュ・メモリ２にはこのＰが読出アドレ
スとして与えられる。

したがってリフレッシュ・メモリ２の読出しはＰＬ−１
番地からＰ番地にジャンプする。

プリセット・カウンタＰＣはこの計数値Ｐの上にクロッ
クパルスＣＬＫ１を積算してゆくので、以後リフレッシ
ュ・メモリ２はＰ番地以降について読出される。

このためＣＲＴ７上ではＰ番地の内容を先頭にして映像
変動部の表示が始まる。

プリセット・カウンタＰＣの計数値Ｃ１がＰにプリセッ
トされたとき、比較器ＣＭＰ２の出力が１″になり、こ
れがアンドゲートＡＧ２゜ＡＧ２’ に与えられるが
、これらアンドゲートにはその前にフリップ・フロップ
回路ＦＦ１により閉信号が与えられているので連鎖的な
プリセットが行われることはない。

同様なことが、プリセット・カウンタＰＣにＰＬまたは
ＰＨがプリセットされたときも保証される。

プリセラ）ｆ最初に到来するクロックパルスＣＬＫＩに
よりフリップ・フロップ回路ＦＦＩ〜ＦＦ３はリセット
され、かつ計数値Ｃ１がＰ＋１になったことにより比較
器ＣＭＰ２の出力も０”になる。

（ｐ＜ｃ、≦ＰＨのとき〕 計数値Ｃ１が上限境界アドンスＰＨに達しない間は比較
器ＣＭＰ１〜ＣＭＰ３の出力は”０”であるから、プリ
セット・カウンタＰＣのプリセットは行われず、計数値
Ｃ１は一様に増加する（第６図ｂ）。

これによってリフレッシュ・メモリ２の内容が連続的に
読出される。

計数値Ｃ０が上限境界アドレスＰＨに達すると、比較器
ＣＭＰ３が１”出力を生じて、これをアンドゲートＡＧ
３．ＡＧ３’ Ｋ開信号として与える。

アンドゲートＡＧ３にはフリップ・フロップ回路ＦＦＩ
、ＦＦ２から開信号が与えられているので、クロックパ
ルスＣＬＫ３３が１”になるとともにフリップ・フロッ
プ回路ＦＦ３がセットされる。

そしてそのＱ出力でアンドゲートＡＧＩ。ＡＣ３および
Ａ（ｄ’ 、ＡＧ２’ の開阻止が行われ、連鎖プリセ
ットの防止が行われる。

アントゲ−）ＡＧ３’はクロックパルスＣＬＫ４によっ
て開き下限境界アドレスＰＬをプリセット・カウンタＰ
Ｃに与える。

これによって計数値Ｃ１はＰＬにジャンプし、これがリ
フレッシュ・メモリ２に読出アドレスとして与えられる
（第６図Ｃ）。

したがってリフレッシュ・メモリ２の読出シはＰＬ番地
に引戻され、この番地の内容がＣＲＴ７に表示される。

これによりＣＲＴＺ上ではリフレッシュ・メモリ２のＰ
）ｆ−１番地の内容に続けてＰＬ番地の内容が写し出さ
れる。

以後プリセット・カウンタＰＣはプリセット値ＰＬの上
にクロックパルスＣＬＫＩを積算して、リフレッシュ・
メモリ２の読出しアドレスを与える。

（ＰＬ＜Ｃ，＜Ｐのとき〕 計数値Ｃ１が読出開始アドレスＰに達しない間は比較器
ＣＭＰＩ〜ＣＭＰ３の出力は０”なので、プリセット・
カウンタＰＣのプリセットは行われず、計数値Ｃ０は一
様に増加しく第６図Ｃ）、それにつれてリフレッシュ・
メモリ２の内容が連続的に読出される。

計数値Ｃ１がＰに達すると比較器ＣＭＰ２の出力が１”
になり、それがアンドゲートＡＧ２゜ＡＧ２’ に与え
られる。

アンドゲートＡＧ２にはフリップ・フロップ回路ＦＦＩ
、ＦＦ３のＱ端子から開信号が与えられているので、ク
ロックパルスＣＬＫ３２が”■”になるとフリップ・フ
ロップ回路ＦＦ２はセットされてそのＱ出力は′０”に
なり、これによってアンドゲートＡＧＩ。

ＡＣ３およびＡＧＩ？ ＡＧ３’ に閉信号を与える。

アンドゲートＡＧ２’ はクロックパルスＣＬＫ４によ
って開き、上限境界アドレスＰＨを通過させ、これをプ
リセット・カウンタＰＣにプリセットする。

これによってプリセット・カウンタＰＣの計数値Ｃ１は
ＰＨにジャンプし、これがリフレッシュ・メモリ２に読
出アドレスとして与えられる（第６図ｄ）。

したがってリフレッシュ・メモリ２め読出しはＰ−１番
地からＰＨ番地にジャンプし、以後クロックパルスＣＬ
ＫＩの積算につれてＰＨ番地以降の記憶内容すなわり映
像固定部の残り部分が読出される。

プリセット・カウンタＰＣの計数値Ｃ１はｎに達すると
オーバフローして零になる。

これでＣＲＴ７の表示面の第０行に相当するリフレッシ
ュ・メモリ２の読出しを終る。

このときクロックパルスＣＬＫ２が発生してカウンタＣ
ＴＲに計数され、計数値Ｃ２が１になって第１行を示す
。

カウンタＣＴＲの計数値Ｃ２はｎの重みを持つ。

プリセット・カウンタＰＣはまた零からクロックパルス
ＣＬＫＩの計数を開始し、同様なプリセット制御を受け
る。

以下各行ごとに同様な動作を繰返しリフレッシュ・メモ
リ２の読出しが行われる。

このような読出しが行われるとき、リフレッシュ・メモ
リ２の映像変動部の記憶情報はポインタ・レジスタ２５
が与える読出開始アドレスＰから始めて一巡読出しが行
わえる。

このためＣＲＴ ７の表示面では、読出開始アドレスＰ
の内容を先頭とし読出開始アドレスの１つ手前のアドレ
スＰ１の内容を最後尾として一連の表示が行われる。

そこでポインタ・ンジスタ２５の内容Ｐ−を順次歩進さ
せれば、ＣＲＴ７の表示面では先頭に従う映像が次々と
前に出るので、映像の移動感を与えることができる。

アナログ記録計のチャートを模擬して表示するときは、
被測定信号の値が測定されるたびにそれに対応する映像
信号をポインタ・レジスタ２５の内容Ｐで示されるリフ
レッシュ・メモリ２の記憶位置に書込み、かつポインタ
・Ｖジスタ２５の内容を１つふやすようにする。

これによってリフレッシュ・メモリ２のアドレスｐ−１
には常に最新のデータが存在し、アドレスＰには最も古
いデータが存在するようになる。

このようなリフレッシュ・メモリ２の内容をＣＲＴ７に
写し出すと、データが古い順に軌跡をなして写し出され
、かつ古いデータが先頭から次々と消えてゆくとともに
新しいデータが最後尾に次々とつながり、チャートの移
動感が与えられる。

この様子を第７図に示す。このように本発明の装置にお
いては、リフレッシュ・メモリの映像変動部の読出開始
アドレスを順次変更することによって映像の移動感を与
えるようにしたので、従来のように変動映像の全情報を
一斉に場所替えする場合に比べてはるかに高能率な動作
が行える。

またリフレッシュ・メモリに書きかえる情報は少数の最
新のデータだけで、残りの大多数データには手をつけな
いので、従来の装置に比べてはるかに高速な動作が行え
る。

また制御のためのプログラムも簡単なものにすることが
できる。

なお、変動映像をＣＲＴ表示面の全域にわたって写し出
すときは、上下限境界アドレスはとくに規定しなくても
よい。

本発明の他の実施例を第８図に示す。

第８図の装置は第１図の装置にリフレッシュ・メモリ２
′、書込アドレス・レジスタ２２／、およびパターン・
ジェネレータ３′ を付加したものである。

アナログ記録計のチャートを模擬した映像は第９図のよ
うに、固定映像ａと変動映像すに分けることができるの
で、第８図の装置においては、固定映像ａをリフレッシ
ュ・メモリ２′に記憶し、変動映像すをリフレッシュ・
メモリ２に記憶して、両映像をＣＲＴ７上で重ね合わせ
るようにしたものである。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図は表示画
面の一例、第３図はリフレッシュ・メモリ記憶空間の概
念図、第４図は第１図の一部の詳細な構成図、第５図、
第６図および第７図は動作説明図、第８図は本発明の他
の実施例、第９図は表示画面の分解例である。 ｉ ０６．・・・制御部、２・・・・・・リフレッシュ
・メモリ、２１・・・・・・書込データ・レジスタ、２
２・・・・・・書込アドレス・レジスタ、２３・・・・
・・読出アドレス生成部、２４．２５，２６・・・・・
・ポインタ・レジスタ、３・・・・・・・ζターン・ジ
ェネレータ、４・・・・・・カラー・ビデオ信号発生部
、５・・・・・・同期輝度制御部、６・・・・・・タイ
ミング制御部、７・・・・・・ＣＲＴ。

Claims (1)

【特許請求の範囲】
1. １ 映像情報記憶器と映像表示器を有し映像情報記憶器
   から読出された情報を読出された順序に表示器に表示さ
   せるグラフィック表示装置において、プリセット値とク
   ロックパルスが与えられプリセット値にクロックパルス
   を加算計数してその計数値によって映像情報記憶器の行
   方向読出しの相対アドレスを指定するプリセット・カウ
   ンタ、映像情報記憶器の論理的記憶平面における映像変
   動部の一端と映像固定部との境界のアドレスを保持する
   第１のポインタ・レジスタ、映像情報記憶器の論理的記
   憶平面における映像変動部の読出開始アドレスを保持す
   る第２のポインタ・レジスタ、映像情報記憶器の論理的
   記憶半回における映像変動部の他端と映像固定部との境
   界のアドレスを保持する第３のポインタ・レジスタ、前
   記プリセット・カウンタの計数値と前記３つのポインタ
   ・レジスタの保持値の一致をそれぞれ検出する第１、第
   ２および第３の比較器、これらの比較器と対をなし前記
   のクロックパルスによってリセットされる第１、第２お
   よび第３のフリップ・フロップ回路、第２および第３の
   フリップ・フロップ回路の逆相側出力信号と第１の比較
   器の一致出力信号とタイミング信号との論理積出力によ
   って第１のフリップ・フロップ回路をセットする第１の
   アンドゲート、第１および第３のフリップ・フロップ回
   路の逆相側出力信号と第２の比較器の一致出力信号とタ
   イミング信号との論理積出力によって第２のクリップ・
   フロップ回路をセットする第２のアンドゲート、第１お
   よび第２のフリップ・フロップ回路の逆相側出力信号と
   第３の比較器の一致出力信号とタイミング信号との論理
   積出力によって第３のフリップ・フロップ回路をセット
   する第３のアンドゲート、第２および第３のフリップ・
   フロップ回路の逆相側出力信号と第２のポインタ・レジ
   スタの保持値とタイミング信号との論理積を出力する第
   ４のアンドゲート、第１および第３のフリップ・フロッ
   プ回路の逆相側出力信号と第３のポインタ・レジスタの
   保持値とタイミング信号との論理積を出力する第５のア
   ンドゲート、第１および第２のフリップ・フロップ回路
   の逆相側出力信号と第１のポインタ・レジスタの保持値
   とタイミング信号との論理積を出力する第６のアンドゲ
   ート、これら第４、第５および第６のアンドゲートの出
   力信号の論理和を前記プリセット・カウンタにプリセッ
   ト値として与えるオアゲート、および、新たな映像情報
   を前記第２のポインタ・レジスタが指示するアドレスに
   従って映像情報記憶器に記憶させその都度前記第２のポ
   インタ・レジスタの保持値を歩進させる手段を具備する
   グラフィック表示装置。