JPS583019A - デイジタルデ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理装置と儂ｌ！情の周辺装置とを具え
、このデータ処ｍ装置がアドレスバスに２レベルアドレ
ス符号をのせて選択的に周辺装置をアドレスでき、デー
タ処理装置とアドレスされた周辺装置との間でデータバ
スを使ってディジタルデータを転送するようにできてい
て、各周辺装置が当該周辺装置をそれとして識別できる
多・重ビット識別符号が蓄わえられている特別な記憶位
置を有するディジタルデータ装置に関するものである。

本発明は殊に上述した性格の特′別の装置に関するもの
で、主装置がディジタル動作する処理装置でｍＷ装置が
ランダムアクセスメモリ装置であるものに関するもので
あるが、当業者には本発明を前述した性格の他の影絵の
装置にも過用できるものであることは明らかであろう。

普通は（ディジタル動作する）処理装置は集権回路に組
まれてパッケージ内に納められており、パッケージ上の
外部接続ビンにより集権回路パッケージの外部にある１
個又は複数個の（ランダムアクセス）メモリ装置に僧続
される。このよりなｍｆｋの場合、装置の用途次第で処
理装置と興なる数の記憶装置との間を接続することが求
められる。

ことがある。

しかし、処理装置が存在しない記憶装置へデータを転送
しようとする試みを全て防ぐために゛、処理装置がどの
記憶装置アドレスが有効で実際に設けられている記憶装
置を選択的にアドレスできるのか、またどの記憶装置ア
ドレスが、記憶装置が設けられていないため無効である
のかを検出する会費がある。

物理的に存在する記憶装置と存在しなし為記憶装置とを
一別する回路は柚＾のものが既に知られている。第１の
例は英国待針第１４ｊ６４８０号明細畜に記載されてい
るように、ＩＩ数個のメモリモジュールの各々に上側ア
ドレス限界と下側アドレス限界とを自動的に発生させ、
モジュールカ≦記惜容量の興な□るモジュールで置き換
えられた時でもモジュール間に連続したアドレス境界を
維持するものである。そしてプロセサによりアドレスノ
（ス上にのせられた各アドレスを各モジュール内で対応
する上側及び下側限界のアドレスと比較し、当該アドレ
スがそのモジュールの限界内にある時出力を出し、この
出力でモジュールのメモリマド１）クスをイネーブルす
る。第２の例は英国特許第１４６８？８８号明細書に記
載されてしするように、メモリハードウェアモジュール
の数とサイズが可変である記憶システム内に存在する谷
モジュールニワードアドレスの少なくとも一部を与える
手段と、アドレスのいくつかのビットに応答し、これら
のビット及び制御手段の電流内容の関数として発生した
アクセス−イネ−プリング信号をモジュールに与える壷
き込み自在の制御手段とを設け、これにより例えはモジ
ュールの利用可能性に応じて制御手段の内容を変えるこ
とによりモジュールアドレッシングを５ＩＩＩｋできる
ようにしたものである。

第８の例は、欧州特許第０（１８８１ｊｌ（Ａｌ）号明
細書に記載されているように、データ処理システムがこ
のシステム内のアヘドオン読み出し専用メモリ（ＲＯＭ
）の利用可能性に圓するデータを含むようにされた不揮
発性メモリｋｔｊｔを有し、システム動作時にこのデー
タを参照するものである。第４の例は英Ｆｊｉ４４１１
Ｆ許第１４８０４８６　号明細書に記載されているよう
に、データ処理システムが分割されたメモリを有し、こ
れがメモリアドレスレジスタからアドレスされてデータ
レジスタに一データを読み出すものである。アドレスが
システム内に存在するメモリセクション内の記憶位置に
対応シていない時はチェック回路から出力信号を出す。

チェック回路は各（仮想）メモリセクションに関し、論
理回路を具え、この−瑞回路を関係するメモリセクショ
ンが設けられている時はその存在を知らせる状況信号を
受は取れるように接続する。動作のメモリサイクルの出
発時には指令信号がアドレスさるべき記憶位置を含むメ
モリセクションを指定する。この指令信号に応答して付
属する論理回路が状況信号をも受は取った時だけ出力信
号を出し、アドレスさるべき記憶位置が物理的に存在す
ることを示す。

本発明の目的は改良され且つ簡単化された、物理的に存
在する紀−装置と存在しない紀ｔｍ装置とを―別する手
段を提供するにある。簡単化されているため、マイクル
プロセサ又はミニコンピユータとサイズが可変のメモリ
とを用いる可成り小さなディジタルデータ装置に適用で
きるという特別な利点をもたらす。

このような本発明によれはデータ処理装置が、アドレス
バスにのせられたアドレス符号に対応する周辺装置の存
否を検出するために質問手段を具え、この質問手段が質
問期間においてそのアドレスされた周辺装置からその縁
側符号をデータバスにのせてデータ処理装置に転送し、
データ処理装置内にある対応する符号と比較することを
ｍｉｘする第１の手段と、データバスの少なくとも１個
のデータラインに前記買間期関において、そのデータラ
インがそのデータラインに縁側符号の関連ビットが正し
く加えられたことに応じてとる筈の固有アクティブレベ
ルと反対の逆アクティブレベルをとらせ、この逆アクテ
ィブレベルがｍＶアクティブレベルがデー・タライン上
に存在する場合は、１１１１ｋＮされないようにする第
２の手段と、前記比較の一部としてデータラインのその
時のアクティブレベルを検出する第８の手段とを具える
ことを特徴とする。

このようにすれは第８の手段がｐＪ加されたアドレス符
号に対応する周辺装置の存否を何時も正しく検出するこ
とができる。蝋し、関係するデータラインは何時も周辺
装置が存在する時は固有のアクティブレベルにあり、周
辺装置が存在しない時は逆アクティブレベルにあるから
である。この正しい検出はデータ処理装置が間違って周
辺装置が存在しないために無効なアドレス符号を受は取
る機会をなくする。こうしないとこのような機会が存在
する。自し、本発明を用いないと、データバスのデータ
ラインが聞達って夫々のアクディプレベルをとり、これ
らのアクティブレベルが一緒になって「スプリアス」な
識別符号を形成し、これが間違って存在しない周辺装置
が存在するものと紹腺することがあるからである。これ
らの間違ったアクティブレベルはデータバスの罰のアド
レッシング／データサイクルからデータライン上に残存
しているｌｌ１１ｇ８皺に起因することもあり、或はデ
ータラインと他の隣接する信号ラインとの闇の容量性結
合に起因することもある〇 本発明を実施するに当っては、各周辺装置に割り振られ
る縁側符号をその周辺装置のアドレスと同じにすると好
虐であり、こうすれはデータ処理装置の＠ｙｉｔ回路が
藺単になる。便宜上この時デ−夕処理装蓋内のアドレス
バスを用いて装置のセットアツプ（多くは装置の使用時
←周期的に行なわれる）を行ない、計数シーナンスを行
って夫々の周辺装置の記憶位置に蓄わえられている順次
のアドレスを出力するようにする。

データバスは丈にアドレスバスでアドレスサした周辺装
置の記憶位置をアドレスするのにも利用できる。データ
バスは叉にアドレスでアドレスされた周辺装置の他のメ
モリ又は他の要素をアドレスする組み合わされたデータ
／アドレスバスとして多重原理に基づいて使用すること
もできる。別個の「補助」アドレスバスを使う場合と比
較して装置の動作速度が落ちることを別にして、このバ
ス谷１ｌｌ（従って集積回路の接続ピン）の有利な利用
は更に拡張されてアドレスバスを多重原理に基づいて組
み合せデータ／アドレスバスと組み合せることもできる
。

本発明の好適な一実施例では、前記質問期間を前記第１
の手段が動作できる第１の部分と前記第２の手段が動作
できる第３及び第８の部分とに分ラインを逆アクティブ
レベル迄予備充電できる低インピーダンス電流ドライバ
回路と、第８の部分においてデータラインを予備充電さ
れた状態に保とうとする高インピーダンス電流ドライバ
回路とを具え、各周辺装置が低インピーダンス電流ドラ
イバ回路を具え、この低インピーダンス電流ドライバ回
路が装置がアドレスされた時動作し、高インピーダンス
電流ドライバ回路が動作するにもかかわらずデータライ
ンを固有アクティブレベルに充電することを特徴とする
。

図面につき本発明をｌＩＩ細に説明する。

図面に例示されている装置の下記の説明では各々が考え
られている記憶装置の最小サイズに対応する同数バイト
の俵数の記憶装置として記憶装置が処理装置に接続され
ているものと考えられる。

ここでの説明に関する限り記憶装置のこのような最小サ
イズはメモリの「章Ｊ　（ｃｈａｐｔｅｒ）と考えるこ
とができる。そしてこれらの記憶装置は各々がメモリの
１「章」を沓わえている記憶装置と考えることができ、
大きなサイズの記憶装置は各歳がメモリの１１章」を魯
わえている複数個の記憶装置から成るものと考えること
ができる。このようなサイズの大きな記憶装置はどれも
メモリの「章」の整数倍を蓄わえているとすることがで
きるＯ−例を挙げれはｌ「章」は１バイト８ビツトとし
て１０１４バイトから成り、ｔ、ｇ及び４「章」のサイ
ズのランダムアクセスメモリ（ＲＡＭ）を利用できるも
のとする０ 図面につき説明する。第１図に示したディジタルデータ
装置は処理装置ＰＵとインタフェース同−ＩＮＴＦとを
のせた集積回路ＩＯを具え、処理装置ＰＵとインタフェ
ース回路ＩＮＴＦとは集積回路ＩＯ内部で相互に結線さ
れているものとする。集積＠路工０は１６個の外部接続
ピンＯＰＩ〜０Ｐ１６　ｔ−有するが。

この外部接続は論装置賎に対して行なわれるＯ（勿論、
集積回路工０は図示していないが電源電圧を受は取る次
めやクロックや制御信号の友めのその他の外部接続ビン
を有することもできる０）Ｒｆｆ装置頗は６４Ｘｌ（１
４Ｘ８ビツト（即ち６４ＫＲＡＭ　）の最大記憶容量を
有し、それ放飼に挙は九「章」サイズの場合ならは各々
がメモリのｌ「章」を蓄わえる６４個迄の記憶装置を、
具えることができる。このＲＡＭ装置装置は実際には必
要な章サイズの個別ＲＡＭ装置【適当な数集めたもので
構成することができる。

Ｒｕ装置１１社デコーダ０１０を含む又は付属させるが
、このデコーダＤＫＯは平行なアドレスツイン０ムｌ〜
０ムロからなる６ラインアドレスバスを介して集積＠路
１０の接続ピンＯＰＩ〜ＯＰ６に接続する〇このアドレ
スバスにのって処［１！置ＰＵからデコーダＤＥＯに二
進６ビツト章アドレス符号が送られて−くるとデコーダ
Ｄ前は田装ｍＲＭ内の６４個の記憶装置から１つを選択
する「ユニット」選択信号を出Ｔｏこれらの６ビツトア
ドレス符号は各符号が固定する特定の記憶装置が存在す
るか否かにより有効なアドレス又は無効なアドレスとな
る。

ビンＯＰ７〜０Ｐ１６に接続され、平行なアドレスバス
０ム１〜ＢＡ　Ｉ　Ｇから成る１０ラインアドレスバス
は各記憶装置に含まれているｌｏｇ＋バイト′ｆ固定す
る・二進１０ビットバイトアドレス符号をのせている。

そしてこの同定は第２のデコーダ５ＤＩＣＯにより１０
ビツトアドレスを適当な「バイト、」アドレスライｙ　
ＢＡＩ　ＮＢＡＩ　Ｏの中で最初の８本（Ｂム１〜Ｂム
８）はデータラインＤＴＩ　ＮＤＴｌｌとしても働らき
、これらのデータラインは集積＠Ｗ６１０とＲｆｆ装置
龍との間でデータ（Ｄ五Ｔ）を転送する役目を担う８２
インデータバスを形成する。データ転送の方向は処理装
置ＰＵにより制御される０これらのアドレス／データバ
ス（Ｂｉｔ−Ｂム８　、　Ｄ’ｌ’ｌ、Ｄ’ｒ８　）は
県なる時間間隔を用いる多重原理に基づいて使用され、
バイトアドレッシング又はデータ転送に用いられるが、
この多重化も処理装置ＰＵで制御される。この代りに別
個の８２インデータバスを設けることもできるが、こう
すると系横回路ＩＣ上に別個の８本の接続ピンを設けね
ばならなくなる。

第Ｓ図はＲｆｆ装置顔内０章サイズの記憶装置のアドレ
ッシングと記憶装置内の８ビツトバイトのアドレッシン
グとを略式図示したものである０６４個の記憶装置ＯＨ
Ｉ　、　ＯＨＮ　、・・・・・・０Ｈ６４は各自失々の
「工ニット」選択ｆｉ　Ｏ！９１　、０８１　、・・・
・・・０８６４を有する〇アドレスツイン０ムｌ〜０ム
ロ上の特定の６ビツト符号に従ってデコーダＤＥＯで決
められるように、これらの「ユニット」選択線上の「ユ
ニット」選択信号が関連記憶装置を選択し、データ転送
に備える０記憶装置の数が全敗（６番）より少ない場合
省かれている記憶装置に関係する「ユニット」選択線は
使用されず、無効なアドレスに対応する。

しかし、デコーダＤＩＯを設けたため存在する各記憶装
置はアドレスラインＯＡ１〜０ムロ上のユニークな６ビ
ツトアドレス符号により同定される。第２のデコーダ５
ＤＩＯは８部８ＤｇＯａ及びｆ９Ｄｌｏｂから成る。

ものと考えることができ、この８部の各々が夫々アドレ
スラインＢムｌ　ＮＢＡＩ又はＢムロ〜ＢＡｌＯ上の５
ビット符号に応答して特定の１プウトオプｓｓ遺択ｍｌ
　ＶＢ８１−　ＶＢｉ９８２又ｎ　ＨＢ８１〜ＨＢ８８
ｊｌ上ニＪ　バイト」選択信号を出力する。これらの２
個の「バイト」選択信号は座標マトリックス選択信号を
構成し、これにより関連記憶装置内の特定の１アウトオ
ブ１（１４（８ｇＸ８ｊｌ）バイトＢｎを選択できる。

再度第１図に戻るが、処理装置ＰＵ　ｉｔ　６ビツト章
アドレス符号を作り、アドレスバス０ムｌ−ｑムロにの
せる第１のアドレサ回ｗｌＩＯ／ムＤＤを具える。これ
らの６ビツトアドレス符号社ゲート回ｗＩＧを介して周
期的にデータバスＤＴ　ｌ−ＤＴ　８にのせられ、存在
し且つそれ故対応するアドレス符号が有効な記憶装置の
夫々の内部の特定の割り振られた記憶位置（バイト）の
ビット位置のうちの６４１内に同定符号として蓄わ見ら
れる。（記憶バイトの残りの２個のビット位置は必要で
はなく、０で満たしてもよい）。特別に割り振られた記
憶バイトは各記憶装置で同じバイトであり、沓き込みに
当っても読み出しに際しても第８のアドレサ回ｍＢ／ム
ＤＤで作られるような適当なバイトアドレス符号により
識別される。この第３のアドレサ回１１［６Ｂ／ムＤＤ
ｔ！纏Ｒ１上の膣発見信号に応答してｌＯビットバイト
アドレス符号を出力する０処環装置ＰＩＪはｔ九比較器
ＯＱＭＰを具えるが、この比較器００ＭＰは質問期間（
ｉｎｔｅｒｒｏ（ａｔｉｏｎ　ｐｅｒｉｏｄ）にアドレ
スバス０ムｌ〜０ムロにのせられた章アドレス符号が有
効かどうか検査する時動作し、このアドレス符号を検査
されつつある章アドレス符号に対応して記憶装置の蓄積
バイトから対応するものとして読み出され危（対応する
）識別符号と比較される。これらの８個の符号が一致す
る時社比較＠　ＯＯｉ［Ｐが＠　ＯＶ８上に章有効信夛
を出力し、処理装置ＰＵがこのアドレス符号の場合デー
タを蓄わえることができる記憶装置が既に存在すること
を知る。処理装置ＰＵ内のタイミング回路Ｔは適当なタ
イミング信号を出力する。処理装置ＰＵはまたデータバ
スＤテＩＮＤ’ｌ’８にデータを出し入れするデータ回
路Ｄムを具える。

前述したようにデータバスのデータラインＤＴＩ〜ＤＴ
ｌｉが成る程度容量性の状態になっていると擬似識別符
号ビットが生ずる◎受は取った識別信号が真正な符号で
あるか、そうでないかを確Ｉｉするために処理装置ＰＵ
内に識別符号の少なくとも１個の（テスト符号）ビット
に関し、緩衝回路８Ｂを設ける。この緩衝回路５ｎｔ２
質問期間において動作μこのテスト符号ビットに関係す
るデータラインに質問期間において、正しいテスト符号
ビットが存在している時当咳データラインが取る固有の
アクせる０後に第８図につき説明するように、逆及び固
有のアクティブレベルを確立するのに含まれる電流強度
は正しいテスト符号ビットが欠けている時比較＠　ＯＯ
ＭＰにより逆アクティブレベルが検出されて検査されて
いるアドレス符号に対し記憶装置が存在しないことを確
認し、正しいテスト符号ビットが存在する時は固有アク
ティブレベルが逆アクティブレベルに打ち勝ち、比較器
００ＭＰで検出されてその検査されているアドレス符号
に対し記憶装置が存在することが確認される。

第８図に示゛す回路部は処理装置ＰＵの諸要素と記憶装
置ＭＵの諸要素を含み、両者がアドレス／データライン
Ｂム１／ＤＴＩ並びに制御ラインＪ／Ｒｄ　、　ｊ／Ｗ
ｄ及び１／ムＬｍで相互に接続されている。記憶装置Ｍ
ＬＪの諸要素には８個の電界効果トランジスタＦＫ？　
１及びＦＩＴ　１から成る低インピーダンス電流ドライ
バが含まれるが、これらの電界効果ト２／ジスタＦ１！
１及びＩＭ！８の電流通路は電源ツイン（りと（りの間
で直列に接続されている。電界効果トランジスタ１鳶Ｔ
ｌが導通する時はアドレス／データラインＢＡ　ｌ／Ｄ
Ｔ　Ｉ　Ｆｉ二進値ｒｌＪに対応する高アクティブレベ
ルをとる。電界効果トランジスタＦＩＣＴ　ｌが導通す
る時はアドレス／データラインＢＡ　１／ＤＴ　ｌは二
進値「Ｏ」に対応する低アクティブレベルをとる。そし
てこれらの電界効果トランジスタＦＩＣＴＩ及びＹＥＴ
　１１は夫々ムｌｉＤゲー）ＧＡＩ及びＧＡ　ｌで制御
されるが、これらのムｌｉＤゲー）ＧＡＩ及びＧＡ８の
一方の入力端子に°は記憶装置ＭＵの多重（１０ｍ４）
記憶位置メモリＭ内のアドレスされた８ビツト記憶位置
の関連ビット位置からラインＤム？／ＦＩｌにのって夫
々データビットＤＡＴ／ＦＲ及び（インノ（−タＩＮＶ
Ｌによる）このデータビットの逆りムτ／ＦＲが入力さ
れる。各ムＮＤゲートＧム１及びＧＡ２の第３の入力端
子は処理装置ＰＵから制御ラインｊ／Ｒｄにのって送ら
れてくる「リードデータ」ノ（ルスＲｄを受は取れるよ
うに接続されるＯこのようにすれはメモリ舅内で特定の
８ビツト記憶位置がアドレスさへ「リードデータ」パル
スＲｄが存在Ｔる時間遅ビット位置の「１」データビッ
トはムＨＤゲートＧム１−１をして電界効果トランジス
タＦＩＴ　１を導通させる出力を出さしめ、これにより
データラインＢＡ　ｌ／ＤＴ　ｌは高アクティブレベル
をとる。同じようにして当誼ビット位置に「０」データ
ビットがある時はムＮＤゲートＧＡｊｌをして電界効果
トランジスタＦｌ’ｒｌを導通せしめる出力を出させ、
これによりデータラインＢＡＩ／ＤＴＩは低アクティブ
レベル【とる０他のアドレス／データ２４７８口／ＤＴ
　ｌ〜ＢＡ　８／ＤＴＩＩの各々にも１個のこのような
低インピーダンス電゛流ドライバと関連ムＨＤゲートを
設ける０記憶装置にυは他に８個のラッチｎ及びＬＤＭ
を具える◎ラッチＬＡはアドレスラッチであり、１０ビ
ツトのバイトアドレス符号毎にこのようなアドレスラッ
チを一つ設ける０これらのアドレスラッチ社処理装置Ｐ
υから制御ライン４／ムＬｘにのって送られてくる「ア
ドレスラッチイネーブル」バルスムＬｍにより動作させ
られ、ムＤ／ＴＯのようなツインに入力されたバイトア
ドレス符号を出力し、このバイトアドレス符号により識
別された記憶位置からデータｔ＊み出したり、そこにデ
ータを書き込−んだってきるようにする。他方のラッチ
ＬＤＭはデータラッチであり、これは処理装置ＰＵから
制御ラインｌ／Ｗｄにのってそこに入力された「ライト
データ」パルスＷｄにより動作させられる。各８ビツト
データバイト毎にこのようなデータラッチを゛一つ設け
、これらのデータラッチをパルスＷｄにより動作させ、
Ｄム／ＴＯライン上にメモリにの関連するアドレスされ
た記憶位置に書き込むのに先立ってデータバイトをのせ
る。

処理装置ＰＵの側にも同じようにアドレス／データライ
フＢＡ　ｌ／ＤＴ　１の他側に８個の電界効果トランジ
スタＦＩＣＴ　８及びＦＩＴ　４から成る低インピーダ
ンス電流ドライバを設けるが、これらの電界効果トラン
ジスタｎＴ８及びＦＩＴ　４の電流通路も電源ライン（
＋）と（−）の間で直列に接続される。そして夫！々ム
ＮＤゲートＧムδ及びＧムロとインバータＩＨＶＢが付
属している０またアドレス／データラインＢムＶＤＴｌ
にパルスＲｄで動作するデータラッチＬＤυを接続する
。この他処理装置ＰＵはパルスＲｄ　、　Ｗｄ及びムＩ
Ｊ並びにこれから目的を考察する他のパルスを第１図の
理想化されたパルス波形により示されたように「ライト
」パルスｎｏが動作の書込みサイクルＷＨＯを規定し、
「リード」パルスＲＩＯが動作の読み出しサイクルＲＥ
Ｏを規定し％地理装置ＰＵと選択され九記憶装置との間
でデータを交換できるようにする。

書き込みサイクルＷＨＯは「ライトアドレス」パルスＷ
ａにより定まる第１の期間と「２イトデータ」パルスＷ
ｄにより定まる第８の期間と【具える０適当な「章」ア
ドレス符号により選択され次記憶装置の記憶位置にデー
タを書き込むために、処理装置の論理［１ａｌＬＯが「
ライトアドレス」パルスＷａの期間においてラインムＤ
ＤＷのようなツイン上に当咳記憶位置のバイトアドレス
符号をのせ、これがアドレス／デーグバスの処理装置側
の端に接続されている低インピーダンス電流ドライバ（
例えば７ｍ’！’　８／ＩＩＴ　４　）　、に迭られる
。この期間内に「アドレスラッチイネーブル」ハルスム
Ｌｌが生じ、バイトアドレス符号がアドレスされた記憶
装置ＭＵ内のＬムのようなラッチ内にラッチされるＯこ
のノ（イト・アドレス符号社論場回路ＬＯから８個のマ
ルチプレクサＭＵＸ１　、　ＭＵＸ’Ａ及びＭＵＭ　８
を介してムＭＤゲートＧム８及びＧＡ４に送られる０マ
ルチルクサ）［ＵＸ　１は「ライトデータ」パルスＷｄ
によりスイッチされ、パルスＷｄで規定される書き込み
サイクルの第２の期間にお′いて、論理回路からライン
ＤＡＴＷに出力されたデータがマルチプレクサＭＵＸ　
１並びに（書き込みサイクルＷＲＯ中スイッチされない
でいるマルチプレクサＭＵＭ　Ｓｌ及びＭＵＭ　８を経
てアドレス／データ。

バスにのり、アドレスされ友記憶装置ＭＵに送られ。

そこでフイｙｊ／Ｗｄ上に存在する〕くバスＷｄにより
アドレスされた記憶装置ＭＵ内のＬＤＭのようなラッチ
内にラッチされる口その後でノ（ルスＷｄハメモリ菖の
アドレスされ穴バイトを活性化し、ラッチされているデ
ータをそこに蓄わえるＯ全書き込みサイクルを通して、
グー）Ｇム８及びＧム４のようなムＮＤゲートはＯＲゲ
ートＧＯＩからこれらのム）ＩＤゲートの一方の入力端
子に加えられる「ライト」ノ（バスＷＲＯにより關かれ
ている。

読み出しサイクルＲＫＯＦｉｒリードアドレス」パルス
Ｒ，により規定される第１の期間と、「リードデータ」
パルスＲｄにより規定される第８の期間とから成る０読
み出Ｔ７ｔめに記憶位置を選択するため、論理筒１１１
ｓＬＯは適当なバイトアドレス符号をラインムＤＤＲに
出力する。このバイトアドレス符号はもう一つのマルチ
プレクサＭＵＸ４（これはこの時スイッチされていない
）と、「リード」パルスＲＪＣＯにより今スイッチされ
たマルチプレクサＭＵＸ　ｇと、未だスイッチされてい
ないマルチプレクサＭＵＸ＋５とを通ってドライバＦＩ
Ｔ　８　／ＦＩＣＴ　４のような低インピーダンス電流
ドライバに送られ、アドレス／データバスにのせられる
。パルスＲ，の期間、ムＮＤゲートＧム８及びＧムロは
パルスＲ＆をその一方の入力端子にのせるＯＲゲー）Ｇ
ｏｔの出力により關かれている０このバイトアドレス符
号はパルスＲ，の期間内に生ずる次のバルスムＬＭによ
りアドレスチッチＬムにラッチされる。パルスＲｄによ
り規定される読み出しサイクルＲ罵０の第８の期間にお
いてデータはアドレスされ九記憶位置から読み出され、
処環装置ＰＵ側のランチＬＤＵにラッチされ、そこから
論理回路ＬＯに供給される〇 本発明によれば処理装置Ｐυは特別な読み出しサイクル
を実行して記憶装置をアドレッシングするために用いた
いと思う章アドレス符へ号が実際に設けられている記憶
装置と関係し、有効な章アドレス符号であるか否かを判
一定する。第１９図につき既に述べたように実際に設け
られている各記憶装置で鉱、特定の記憶位置が割り振ら
れており、その記憶位置に当該記憶装置に特有の識別符
号が蓄わ見られている。而してこの特別の読み出しサイ
クルにおいては、特定ρ記憶位置に対するバイトアドレ
スが鍮１１回断ＬＯによりラインムＤＤＲのようなツイ
ンに与見られ、このためパルスＲｄにより規定される読
み出しサイクルＲＩＯの第２の期間中にこの特別の記憶
位置から識別符号を読み出すことができる。少なくとも
ＩＩＩのアドレス／データツインについては論理＠路Ｌ
ＯはライｙＲ／Ｆのようなラインにアドレス／データラ
イン上の識別符号のビットに対応するビットを供給する
。パルスＲ（ｌのされ、このビットを通す０スイツチさ
れているマルチプレクサＭＵＸ　ｍも同じである０この
パルスＲｄの期間においてはマルチプレクサＭＵＩ　８
もスイッチされ、テストビットとして働らくビットを反
転したものがムＮＤゲートＧム８とＧＡ４に加えられる
ＯこのパルスＲｄの期間は第４図、に示すようにパルス
Ｐ及びｑにより２部に分かれる。パルスＰにより規定さ
れる部分社充電期間を構成し、この期間においてはＯＲ
グー）ＧＯＩからの出力によりムＮＤゲートＧＡＩ及び
ＧＡ４が開き、アドレス／データツインをテストビット
で決まるアクティブレベル迄充電するＯ 処理装置Ｐｕｔ１またアドレス／データツインＢムＶＤ
ＴＩに関し、８個の電界効果トランジス＃１鳶テＳ及び
１罵Ｔ６から成る高インピーダンス電流ドライバを具え
る・これらの＊＊の電界効果トランジスタの電流通路社
電源ツイン（＋）と（−）の間で直列に接続される。抵
抗Ｒ１及びＲ１で知られるようにこれ−らの電流通路は
低インピーダンス電流ドライノくのトランジスタの電流
通路に比較して可成り高インピーダンスである０）ラン
ジスタＦＩＣ’ｒ　Ｉ及びＦＫ’Ｊ’　６は一方の入力
端子が直接又社インバータを介しててルチグレクサＭＵ
Ｘδの出力端子に＊＊され、他方の入力端子がパルスＱ
を受は取るようになっている別のムＮＤゲートＧムロ及
びＧムロからの串力により夫々制御されるＯこのパルス
Ｑの期間はＩＩ葡保持時間を構成し、この間高インピー
ダンス電流ドライバＦＩＴ　５／ＦＩＣＴ　６はアドレ
ス／データラインＢＡＩ／ＤＴＩをパルスＰの期間にお
いて充電されたアクティブレベルに保とうとするＯ章ア
ドレス符号に対応する記憶装置が存在せず、従ってＩく
ルスＲｄの期間において識別符号がアドレス／データバ
スにのって戻ってない時は処理装置内のり巧テＬＤＵは
高インピーダンス電流ドライバの曳め（逆）アクディプ
レベルをラッチし、これが論理量＊ＬＯ（第１図の□ｏ
ＭＰ　）で検出され、その章アドレス符号が無効である
ことがｇ繊されるＯしかし、章アドレス符号に対応する
記憶装置が存在する場合は、その記憶装置の識別符号の
関連ビットがアドレス／データライフＢＡ　１／ＤＴ　
ｌに加えられ九時、高インピーダンス電流ド？　（／”
　ＦＩＣＴ　５／ＦＩＣＴ　６よりも大きな電流をアド
レス／データラインに与える低インピーダンス電流ドラ
イノ（ＦＩＴ　ｌ／ＦＥ？　！１の九めこのアドレス／
データラインを正しし１アクテイブレベル迄充電する。

この結果この逆ではあるが正しいアクティブレベルがラ
ッチＬＤＵによりラッチされ、これが論理量ＭＬＯ（第
１図のＯＯＭＦ　）で検出され、その章アドレス符号が
有効であることを認識するＯそして論理量ＭＬＯが当該
記憶装置が存在することを知る。

この代りにパルスＰの期間内に低インピーダンス電流ド
ライバＦＩＴδ／ＦＩＣ’ｒ　４の動作の几め十分な逆
アクティブレベル１１荷が与えられ、これがノぐルスＱ
の期間においても保存され、識別符号の関連ビットが存
在しない時無効な章アドレス表示を与える場合は高イン
ピーダンス電流ドライＡＦ冨！Ｓ／ＦＩＴ　Ｉを省くこ
ともできる。

【図面の簡単な説明】

第１１ｉ！１ｌｔｆデイジタル式に動作する処理装置と
関連するランダムアクセスメモリ（Ｒ五Ｍ）装置と憂有
する性格の特別なディジタルデータ装置の一例の略図、 第２図は第１ＦＩ！Ｊのディジタルデータ装置のｈ蓋装
置内の記憶装置の構成の略図。 第８図社第１図の装置の回路部のブロック図。 第４図は第８図の回路部の動作タイミングを説明する走
めの理想化したパルス図である。 ＩＯ・・・集積回路　　　　　　ＰＵ・・・処理装置（
主装置の一例）ＩＮ’！’？・・・インタフェースｍＷ
ｂ　０ＰＬＮＯＰ１６・・・外部接続ビンＲＭ　・・・
シ１装置（１１辺装置の一例）ＤＩＣＯ・・・デコーダ
　　　　８Ｄｌ○・・ｌＩのデコーダＢＡＩ−ＢムｌＯ
・・・アドレスラインＤＴＩ〜Ｍ８・・・データツイン Ｏ８１〜０８６４−・・記憶装置（メモリユニット）Ｏ
８１〜０８６４・・・「ユニット」選択ライン０ムｌＮ
Ｏム′６・・・アドレスラインＶＢ８１−ＶＢ８８ｇ　
、　ＨＢ８１　ＮＨＢ８８ｇ　・ｌ　７つ）　：ｔ”ｊ
　８　ｇ　選択ｙイｙＯ／ＡＤＤ・・・第１のアドレス
符号 Ｂ／ＡＤＤ・・・第２のアドレス符号 ００ＭＰ・・・比較器 Ｏｖ８・・・章有効信号がのるライン Ｔ・・・タイミング回路　　　Ｄム・・・データ＠路８
Ｂ・・・バッファ（緩衝）回路　Ｇ・・・ゲート回路Ｂ
ムｌ／ＤＴ　ｌ・・・アドレス／データライン１／Ｒｄ
、　ｌ／１ｄ、　ｊ／ＡＬＥ・・・制＃ライン（ＦＩＴ
Ｉ　、Ｆｉｌｌ）・・・低インピーダンス電流ドライバ
（＋）、（−）・・・電源ライン　　　Ｇム・・・ムｌ
ｉＤゲートＩＮＶ・・・インバータ　　　　ＤＡＹ／７
Ｒ・・・固有ビットＤムＴ／ＦＲ・・・逆ビット　　　
Ｒ（１・・・「リードデータ」パルスＬム・・・アドレ
スラッチ　　ＬＤＭ・・・データツインＬＥ・・・アド
レスラッチイネーブルパルスＷｄ−・・ライトデータパ
ルス ムＤ／１’Ｏ・・・アドレス符号がのるラインＤム／Ｔ
Ｏ・・・データがのるライン （ＦＩＴ８　、　ＦＩＴ４）・・・低インピーダンス電
流ドライバＩ、Ｏ・・・論理回路　　　　　ＭＵｘ・・
・マルチプレクサＷＨＯ・・番書１込みサイクル　Ｇｏ
ｔ・・・ＯＲゲートＲ嶌０・・・読み出しサイクル　　
Ｒａ・・・リードアドレスパルス（ＦＩＴＩ　、ＦＥＴ
Ｅ）−７％４　ｙ　ヒ−／ｙｘｌＨ１Ｙ５　（／’Ｒ１
，Ｒ１・・・抵抗ＬＤＵ・・・ラッチＯ特許出願人　　
エヌ・ベー・フィリップス・フルーイランペンファブリ
ケン

Claims (1)

1. 【特許請求の範囲】 １　データ処理装置と複数個の周辺装置とを具工、コノ
   データ処理装置がアドレスバスに２レベルアドレス符号
   をのせて重訳的に周辺装置をアドレスでき、データ処理
   装置とアドレスされた周辿装置との間でデータバスを使
   ってディジタルデータを転送するようにできていて、各
   周辺装置が当該周辺装置をそれとして識別できる多重ピ
   ット−別符号が蓄わえられている特別な記憶位置を有す
   るディジタルデータ装置において′データ処理装置が、
   アドレスバスにのせられたアドレス符号に対応する周辺
   装置の存否を検出するために、質問手段を具えこの質問
   手段が質問期間においてそのアドレスされた周辺装置か
   らその１別符号をデータバスにのせてデータ処理装置に
   転送し、データ蝙理装置内にある対応する符号と比較す
   ることを請求する第１の手段と、データバスの少なくと
   も１個のデータラインに前記質問期間において、そのデ
   ータラインがそのデータラインに識別符号の関連ビット
   が正しく加えられたことに応じてとる筈の固有アクティ
   ブレベルと反対の逆アクティブレベルをとらせ、この辿
   アクティブレベルが固有アクティブレベルかデータライ
   ン上に仔在する場合は、維持されないようにする第２の
   手段と、前記比較の一部としてデータラインのその時の
   アクティブレベル、を検出する第８の手段とを具えるこ
   とを特徴とするディジタルデータ装置。 ｉ　各周辺！１ＩｉｔＩＬに割り振られる識別符号を当
   該周辺装置のアドレス符号と同一としたことを特徴とす
   る特許請求の範囲第１項記載のディジタルデータ装置。 ＆　データ処理装置側のアドレスバスが動作して計数シ
   ーケンスを行なうことができ、夫々の周辺装置の記憶位
   置に蓄わ見られている順次のアドレスを両力できるよう
   にしたことな特徴とする特許請求の範囲第８項記載゛の
   ディジタルデータ装置。 也　データバスを付加的にアドレスバスにのってくるア
   ドレスでアドレスされた周辺装置の記憶位置をアドレッ
   シングするためにも使用することを特徴とする特許請求
   の範囲第２項又は第８項記載のディジタルデータ装置。 翫　前記質１１ｊＩｌ１間を前記第１の手段が動作でき
   る第１の部分と前記第２の手段が動作できる第２及び第
   ８の部分とに分割し、口σ記憶２の、１゜手段が上記第
   ２の部分でデータラインを逆アクティブレベル迄予伽光
   寛できる低インピーダンス電流ドライバ回路と、第８の
   部分においてデータラインを予備充電された状塾に保と
   うとする高インピーダンス電流ドライバ回１路とを具え
   、各周辺装置が低インピーダンス電流ドライバ回路を具
   え、この低インピーダンス電流ドライバ回路が装置がア
   ドレスさ、れた時動作し、高インピーダンス電流ドライ
   バ回路が動作するにもかかわらすデータラインを固有ア
   クティブレベルに充電することを特徴とする特許請求の
   範囲第２項ないし第４項のいずれか１項に記載のディジ
   タルデータ装置。 ａ　データ処理−ＩＩｌｌｔ＠の低インピーダンス電流
   ドライバ回路と各周辺装゛置髄の低インピーダンス電流
   ドライバ回路とを普通とは興なりデータバスにのせてデ
   ータ処理装置と周辺装置との間でデータ″転送をするの
   にも利用することを特徴とする特許８ｎ求の範囲第５項
   記載のディジタルデータ装置。