DE3544207A1 - Schaltungsanordnung zum ueberwachen des zugriffs zu elektronischen baueinheiten - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Überwachen des Zugriffs auf eine elektronische Baueinheit gemäß dem Oberbegriff des Patentanspruchs 1.

Es ist allgemein bekannt, auf elektronische Baueinheiten, beispielsweise auf Speicherbausteine unter Verwendung von entsprechenden Auswahlsignalen zuzugreifen. Im angelsächsischen Sprachgebrauch werden diese Signale als "Chip select"- Signale bezeichnet. Diese Signale werden üblicherweise in einem Decodierer erzeugt, dessen Eingang Adressensignale zugeführt werden, die beispielsweise von einem Mikrorechner über dessen Adreßbus abgegeben werden. In Abhängigkeit von den Adressensignalen aktiviert der Decodierer jeweils eine Leitung mit einem Auswahlsignal, so daß in den durch das Auswahlsignal angesteuerten Speicherbaustein Information eingeschrieben oder aus diesem ausgelesen werden kann.

Falls auf einer Baugruppe, auf der diese Baueinheiten angeordnet sind, ein Kurzschluß oder eine Unterbrechung auf einer Auswahlleitung auftritt, die das Auswahlsignal überträgt, kann der Fall eintreten, daß in fehlerhafter Weise diese Baueinheit aktiviert wird und beispielsweise Daten von dieser gelesen oder in diese eingeschrieben werden oder daß diese Baueinheit nicht ausgewählt werden kann.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der auf einfache Weise eine Überwachung des Zugriffs zu elektronischen Baueinheiten erfolgt.

Erfindungsgemäß wird diese Aufgabe bei der Schaltungsanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß eine große Störsicherheit erreicht wird, da sichergestellt wird, daß die Baugruppen nur in erlaubter Weise aktiviert werden.

Die von den Baueinheiten abgegebenen Rückmeldesignale werden möglichst nahe an der Stelle erzeugt, wo auch die entsprechenden Auswahlsignale zur Baueinheit gelangen. Beispielsweise können die Rückmeldesignale an denselben Anschlußstiften der Baueinheiten abgegriffen werden, an denen die Auswahlsignale zugeführt werden. Falls die Baueinheit weitere Decodierer enthält, ist es auch denkbar, die Rückmeldesignale aus den decodierten Auswahlsignalen zu erzeugen.

Als Vergleicher wird zweckmäßigerweise eine Mehrzahl von Antivalenzgliedern vorgesehen, die jeweils die zweiten Auswahlsignale mit den Rückmeldesignalen vergleichen.

Für die Lokalisierung von Fehlern ist es günstig, wenn dem Vergleicher ein Fehlerspeicher nachgeschaltet ist, in den die von dem Vergleicher abgegebenen Fehlersignale einspeicherbar sind. Der Speicher kann unter Verwendung eines Ein/Ausgangsbausteins über einen Datenbus des Mikrorechners ausgelesen werden. Das Auslesen des Fehlerspeichers erfolgt insbesondere dann, wenn bei Auftreten eines Fehlersignals in dem Mikrorechner eine nicht maskierbare Unterbrechungsroutine ausgelöst wird, um den Ort des Fehlers zu lokalisieren.

Ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung wird im folgenden anhand einer Zeichnung näher erläutert.

Die Figur zeigt ein Blockschaltbild der Schaltungsanordnung in Verbindung mit einem Mikrorechner.

Bei der in der Figur dargestellten Schaltungsanordnung gibt ein Mikrorechner MR über einen Adressenbus AB Adressensignale AS an einen ersten Decodierer D 1 ab, der erste Auswahlsignale CS 11 bis CS 1 n erzeugt, mit deren Hilfe auf einer Baugruppe BG Baueinheiten B 1 bis Bn auswählbar sind. Diese Baueinheiten B sind beispielsweise Speichereinheiten, die auf einer als Speicherbaugruppe ausgebildeten Baugruppe BG angeordnet sind. Der Decodierer D 1 erzeugt jeweils ein Auswahlsignal CS 1, um auf eine der Baueinheiten B zugreifen zu können.

Zum Überwachen des Zugriffs ist ein zweiter Decodierer D 2 vorgesehen, dem ebenfalls über den Adressenbus AB die Adressensignale AS zugeführt werden. In gleicher Weise wie der Decodierer D 1 erzeugt der Decodierer D 2 Auswahlsignale CS 21 bis CS 2 n. Diese Auswahlsignale CS 2 werden jedoch nicht den Baueinheiten B zugeführt, sondern einem Vergleicher VG, der diese Auswahlsignale CS 2 mit von den Baueinheiten B abgegebenen Rückmeldesignalen R 1 bis Rn vergleicht. Diese Rückmeldesignale R sind den ersten Auswahlsignalen CS 1 zugeordnet und werden möglichst nahe bei den Baueinheiten B aus den ersten Auswahlsignalen CS 1 erzeugt. Beispielsweise kann, wie bei der Baueinheit Bn dargestellt, das Rückmeldesignal RN an demselben Anschlußpunkt der Baueinheit Bn entnommen werden, an der auch das Auswahlsignal CS 1 n zugeführt wird. Es ist auch möglich, entsprechend dem Rückmeldesignal R 1 dieses unter Verwendung der Baueinheit B 1 zu erzeugen. Dies kann beispielsweise dann erfolgen, wenn die Auswahlsignale CS 1 als Adressensignale ausgebildet sind und in der Baueinheit B 1 Decodierer angeordnet sind. In diesem Fall würden die Ausgangssignale des Decodierers zusammengefaßt werden um das Rückmeldesignal R 1 zu erzeugen.

Der Vergleicher VG kann als bekannter integrierter Schaltkreis ausgebildet sein. Er kann jedoch auch aus einer Mehrzahl von einzelnen Antivalenzgliedern EX 1 bis EXn bestehen, die jeweils ein zweites Auswahlsignal CS 2 mit einem entsprechenden Rückmeldesignal R vergleichen. Bei Ungleichheit eines zweiten Auswahlsignals CS 2 mit einem entsprechenden Rückmeldesignal R erzeugt der Vergleicher VG ein Fehlersignal F 1, das in einen Fehlerspeicher FSP einspeicherbar ist. Falls die Baueinheiten B beispielsweise als Speichereinheiten ausgebildet sind, können in den Fehlerspeicher FSP immer dann die Fehlersignale F 1 eingespeichert werden, wenn ein Schreibbefehl SB oder ein Lesebefehl LE vom Mikrorechner MR abgegeben wird. Immer dann, wenn in dem Fehlerspeicher FSP ein Fehler gespeichert ist und dieser ein Fehlersignal F 2 abgibt, erzeugt ein ODER-Signal OD ein Signal MNI, das in dem Mikrorechner MR eine nicht maskierbare Unterbrechungsroutine auslöst, mittels der über den Datenbus DB des Mikrorechners MR und einen Ein/Ausgabebaustein P die vom Fehlerspeicher FSP abgegebenen Fehlersignale F 2 abfragbar sind.

Claims (6)

1. Schaltungsanordnung zum Überwachen des Zugriffs zu elektronischen Baueinheiten, bei der ein erster Decodierer vorgesehen ist, an dem Adressensignale anliegen und der den Baueinheiten zugeordnete erste Auswahlsignale abgibt, gekennzeichnet durch einen zweiten Decodierer (D 2), an dem ebenfalls die Adressensignale (AS) anliegen und der zweite Auswahlsignale (CS 2) erzeugt und durch einen Vergleicher (VG), der die zweiten Auswahlsignale (CS 2) mit den von den Baueinheiten (B) abgegebenen, den ersten Auswahlsignalen (CS 1) zugeordneten Rückmeldesignalen (R) vergleicht und gegebenenfalls ein Fehlersignal (F 1) erzeugt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß für jedes zweite Auswahlsignal (CS 2) und das zugehörige Rückmeldesignal (R) in dem Vergleicher (VG) ein Antivalenzglied (EX) vorgesehen ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem Vergleicher (VG) ein Fehlerspeicher (FSP) nachgeschaltet ist, in den bei einer Ungleichheit der zweiten Auswahlsignale (CS 2) und der Rückmeldesignale (R) das Fehlersignal (F 1) einspeicherbar ist.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß nach dem Auftreten eines Fehlersignals in einem Mikrorechner (MR) eine nicht maskierbare Unterbrechungsroutine auslösbar ist, mittels der eine Auswertung des gespeicherten Fehlersignals (F 2) erfolgt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein Verknüpfungsglied (OD) vorgesehen ist, das beim Auftreten eines Fehlersignals (F 1, F 2) an den Mikrorechner ein eine nicht maskierbare Unterbrechungsroutine auslösendes Signal (NMI) abgibt.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Rückmeldesignale (R) möglichst nahe an der Stelle erzeugt werden, an der die ersten Auswahlsignale (CS 1) an den Baueinheiten (B) auftreten.