DE3445174C1

DE3445174C1 - Data processing device with at least one processor

Info

Publication number: DE3445174C1
Application number: DE19843445174
Authority: DE
Inventors: Wolfgang Dipl.-Ing. 3300 Braunschweig De Eue
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1984-12-11
Filing date: 1984-12-11
Publication date: 1989-03-09
Also published as: CH669055A5

Abstract

Published without abstract.

Description

Die Erfindung bezieht sich auf eine Datenverarbeitungs einrichtung mit mindesten einem Prozessor, der über einen Datenbus mit mehreren externen Peripheriebaugrup pen mindestens teilweise bidirektional verbunden ist, die mit Hilfe von über einen Adressenbus gegebenen Adressen selektiert und durch über einen Steuerbus ge leitete Steuersignale aktiviert werden können, wobei jeder Peripheriebaugruppe eine Adressenauswerteeinrich tung zugeordnet ist, die bei einer für die betreffende Peripheriebaugruppe zutreffenden Adresse durch logische Verknüpfung mit einem Steuersignal ein Übernahmetakt signal abgibt.The invention relates to data processing device with at least one processor that has a data bus with several external peripheral modules pen is at least partially bidirectionally connected, given with the help of an address bus Addresses selected and via a control bus directed control signals can be activated, wherein an address evaluation device for each I / O module device is associated with one for the concerned I / O module applicable address by logical Linking a control signal to a takeover clock signal.

Diese bekannten Einrichtungen sind im Datenbus 1976/1977 der Siemens AG "Mikroprozessor-Bausteine, System SAB 8080", Best-Nr. B 1526, näher beschrieben. Mikrocompu ter haben in den letzten Jahren viele technische Ein richtungen im Hinblick auf eine komfortable Steuerung bereichert; spezielle Mikrocomputer sind auch für siche rungstechnische Einrichtungen, z. B. Eisenbahnsignalan lagen, vorgesehen.These known devices are in the data bus 1976/1977 Siemens AG "microprocessor modules, SAB system 8080 ", Order No. B 1526, described in more detail. Microcompu have had many technical inputs in recent years directions with regard to a comfortable control enriched; special microcomputers are also safe tional facilities, e.g. B. Railway signal were provided.

Zum Aufbau eines Mikrocomputers wird als Zentraleinheit ein Mikroprozessor benötigt, der in Verbindung mit einer mehr oder weniger großen Anzahl von zusätzlichen Peri pheriebaugruppen zusammenarbeitet. Diese Peripheriebau gruppen stehen mit dem einen oder mehreren Mikroprozes soren über einen bidirektionalen Datenbus in Verbin dung. Bei den Peripheriebaugruppen handelt es sich bei spielsweise um Systemspeicher, die meist in zwei Grup pen aufgeteilt sind. Ein Programmspeicher enthält das für den jeweiligen Verwendungszweck des Mikrocomputers erforderliche Anwendungsprogramm. Als Speicher dienen in den meisten Fällen Festwertspeicher mit wahlfreiem Zu griff (ROM). Der zweite Teil des Systemspeichers wird als Datenspeicher benötigt, der diejenigen Informatio nen speichert, die sich ständig ändern. Für diesen An wendungsfall werden Schreib-Lese-Speicher mit wahlfrei em Zugriff (RAM) eingesetzt. Während die Programmspei cher als reine Festwertspeicher nur im Lesebetrieb arbei ten, werden bei den Datenspeichern die Informationen über den bidirektionalen Datenbus wahlweise eingeschrie ben oder ausgelesen. Weitere Peripheriebaugruppen zum Aufbau eines Mikrocomputers sind beispielsweise ver schiedene Ein- und Ausgabebaugruppen, über welche der Mikrocomputer mit dem zu steuernden Prozeß verbunden ist.To build a microcomputer is used as a central unit needs a microprocessor that works in conjunction with a more or less large number of additional peri Pherie modules works together. This peripheral building groups stand with the one or more microprocesses sensors via a bidirectional data bus in connection dung. The peripheral modules are for example, system memory, usually in two groups pen are divided. A program memory contains that for the intended use of the microcomputer required application program. Serve as memory in in most cases, read-only memory with optional close handle (ROM). The second part of system memory is needed as a data store that those Informatio stores that are constantly changing. For this type Use case read-write memory with optional em access (RAM) used. During the program more than read-only memory only in read mode information, the data stores optionally inscribed via the bidirectional data bus ben or read out. Other peripheral modules for Structure of a microcomputer are, for example, ver different input and output modules, via which the Microcomputer connected to the process to be controlled is.

Wenn nun innerhalb des Mikrocomputers oder zwischen diesem und dem Prozeß ein Datenaustausch erfolgen soll, muß mindestens eine der Peripheriebaugruppen selek tiert werden. Zu dem Zweck wird über einen Adressenbus des Mikroprozessors die betreffende Adresse gegeben. Diese Adresse wird von allen Peripheriebaugruppen emp fangen und dort in jeweils vorhandenen Adressenauswerte einrichtungen bewertet. Diese Bewertung verläuft nur in der gesuchten Peripheriebaugruppe erfolgreich und führt in Verbindung mit einem über einen Steuerbus des Mikroprozessors gegebenen Steuersignal zu einem Übernahmetaktsignal. Dieses Signal hat bei ordnungsge rechtem Betrieb des Mikrocomputers eine vorgegebene Dauer, die nur bei bestimmten, seltenen Störfällen un terschritten wird. Derartige verstümmelte Übernahmetakt signale können Folgestörungen auslösen, die im zu steuernden Prozeß zu Schaden für Menschen und Material führen können.If now within the microcomputer or between this and the process should be exchanged, must select at least one of the peripheral modules be animals. For this purpose, an address bus is used given the address of the microprocessor. This address is received by all peripheral modules catch and there in existing address evaluations facilities rated. This evaluation only runs in the searched peripheral module successfully and leads in connection with one over a control bus of the microprocessor given a control signal Takeover clock signal. This signal is in order right operation of the microcomputer a predetermined Duration that only in certain rare accidents is exceeded. Such garbled takeover clock signals can trigger subsequent faults that are to be controlled in the Process can cause harm to people and material.

In der Veröffentlichung von Donald Travers, "A Tutorial on Precision Signal Handling and Converter-Microprozessor Inter face Techniques", Instrument Society of America, Research Triangle Park, 1984 sind auf Seite 61 im Zusammenhang mit einer Mikroprozessorfamilie Besonderheiten für den Taktpfad beschrie ben. Hierbei geht es um die Modifikation der Länge und/oder der zeitlichen Lage von Übernahmetaktsignalen. Diese Maßnahmen sind jedoch unerwünscht.In Donald Travers' publication, "A Tutorial on Precision Signal Handling and Converter Microprocessor Inter face Techniques ", Instrument Society of America, Research Triangle Park, 1984 are related to a page 61 Microprocessor family Described special features for the clock path ben. This involves the modification of the length and / or the timing of takeover clock signals. These measures are however undesirable.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenverarbei tungseinrichtung der eingangs genannten Gattung dahingehend weiterzubilden, daß bei verstümmelten, also zeitlich zu kurzen Übernahmetaktsignalen, keine Folgestörungen auftreten.The invention has for its object a data processing processing device of the type mentioned above to further develop that with mutilated, that is too short time Takeover clock signals, no consequential faults occur.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß bei Peripheriebaugruppen, die einen Ausgabebaustein zur Infor mationsabgabe an einen zu steuernden Prozeß enthalten, an die Adressenauswerteeinrichtung mit seinem Takteingang ein Speicherglied und ein Verzögerungsglied angeschlossen sind, wobei für das Verzögerungsglied eine Verzögerungsdauer vorge sehen ist, die gleich/kleiner ist als die Dauer der ordnungsge rechten Übernahmetaktsignale, und daß eine durch das Verzöge rungsglied steuerbare Torschaltung zwischen den Datenbus und den Eingang des Speichergliedes geschaltet ist.According to the invention the object is achieved in that I / O modules that have an output block for information Mation levy to a process to be controlled, to the Address evaluation device with its clock input Memory element and a delay element are connected, wherein a delay duration is pre-selected for the delay element see that is equal to / less than the duration of the order right takeover clock signals, and that one through the delay Controllable gate circuit between the data bus and the input of the memory element is switched.

Der besondere Vorteil dieser Datenverarbeitungseinrichtung wird darin gesehen, daß verstümmelte Übernahmetaktsignale stets zur Übernahme einer durch die ungeöffnete Torschaltung vorgegebenen Information führt. Diese Information führt zur Desaktivierung des Prozesses.The particular advantage of this data processing device is seen in that garbled takeover clock signals always to Acceptance of a given by the unopened gate circuit Information leads. This information leads to the deactivation of the process.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird nachstehend erläutert.An embodiment of the invention is in the drawing shown and will be explained below.

In der Zeichnung ist schematisch ein Mikrocomputer dargestellt, und zwar in einer vereinfachten Darstellungs form. Hierdurch ist es möglich, das Erfindungswesent liche zweckdienlicher herauszustellen. Von einem Mikro prozessor CPU gehen drei Bussysteme aus, und zwar ein bidirektionaler Datenbus DS, ein Adressenbus AS sowie ein Steuerbus SS. Von einer Vielzahl von Peripheriebau gruppen, die teilweise notwendig sind, um die für den Betrieb des Mikroprozessors CPU erforderlichen Informa tionen zur Verfügung zu stellen und die andererseits erforderlich sind, um einen beliebigen Prozeß P durch den Mikrocomputer steuern zu können, sind lediglich ein Schreib-Lese-Speicher RAM und ein Festwertspeicher ROM dargestellt. Ferner dient ein Ausgabebaustein AN zur Informationsausgabe eines den Prozeß P aktivieren den Signals über eine Leitung L 1. Schließlich ist noch ein Eingabebaustein EN vorgesehen, über den eine vom Prozeß P herrührende Rückmeldung RM in den Mikrocompu ter eingegeben werden kann.In the drawing, a microcomputer is shown schematically, in a simplified form. This makes it possible to expose the essentials of the invention more appropriately. From a microprocessor CPU, three bus systems start, namely a bidirectional data bus DS , an address bus AS and a control bus SS . Of a large number of peripheral assemblies, which are sometimes necessary to provide the information required for the operation of the microprocessor CPU and which are required in order to be able to control any process P by the microcomputer, only a write Read memory RAM and a read-only memory ROM are shown. Furthermore, an output module AN serves to output information of a signal P activate the process via a line L 1 . Finally, an input module EN is provided, via which a feedback RM originating from the process P can be entered into the microcomputer.

Der stellvertretend für eine Vielzahl von Ausgabebau steinen dargestellte Ausgabebaustein AN enthält eine Adressenauswerteeinrichtung AG, die mit dem Adressen bus AS und dem Steuerbus SS verbunden ist. Hierdurch ist es möglich, seitens des Mikroprozessors CPU per Adresse diesen Ausgabebaustein auszuwählen mit dem Ziel, daß dieser eine über den Datenbus DS und weiter über eine an diesen abgeschlossene Datenleitung DG 1 gegebene Information dem Prozeß P zuzuführen. Für die verein fachte Darstellung werden statt vieler Datenleitungen nur eine Datenleitung DG 1 und statt vieler beliebiger Speicherglieder nur ein D-Kippglied KD als Bestandteil des Ausgabebausteines AN vorgesehen.The output module AN , which is representative of a large number of output modules, contains an address evaluation device AG which is connected to the address bus AS and the control bus SS . This makes it possible for the microprocessor CPU to select this output module by address, with the aim that this supply the process P with information given via the data bus DS and further via a data line DG 1 connected to it. For the simplified view, instead of many data lines, only one data line DG 1 and instead of many arbitrary memory elements, only a D flip-flop KD is provided as part of the output module AN .

Die über die Datenleitung DG 1 gegebene, prozeßakti vierende Information wird nicht ohne weiteres auf die Leitung L 1 und damit in den Prozeß P eingegeben, son dern zunächst unter besonders zeitkritischen Bedingun gen in einem D-Kippglied KD zwischengespeichert und somit mittelbar der Leitung L 1 zur Verfügung gestellt. Der Grund hierfür ist folgender:The information given via the data line DG 1 , process activating information is not easily entered on the line L 1 and thus in the process P , but initially temporarily stored under particularly time-critical conditions in a D flip-flop KD and thus indirectly the line L 1 made available. The reason for this is as follows:

Wie eingangs in der Beschreibungseinleitung angedeutet wurde, muß damit gerechnet werden, daß aufgrund von zeit lichen Impulsverstümmelungen nach dem Adressenvergleich in der Adressenauswerteeinrichtung AG unter Berücksich tigung des zugeführten Steuersignals am Ausgang 1 AG schließlich ein Übernahmetaktsignal UT zur Verfügung steht, welches nicht die gewünschte zeitliche Dauer T aufweist, sondern wesentlich kürzer ist. Zu derartigen fehlerhaften Signalen, die nicht als Übernahmetaktsi gnal UT anerkannt werden dürfen, gehören natürlich auch unerwünschte kurzzeitige Störsignale, mit denen aus Sicherheitsgründen auch gerechnet werden muß.As indicated in the introduction to the description, it must be expected that due to temporal pulse mutilations after the address comparison in the address evaluation device AG , taking into account the control signal supplied to the output 1 AG , a takeover clock signal UT is finally available, which does not have the desired duration T has, but is much shorter. Such erroneous signals, which must not be recognized as Uättakakttsi signal UT , of course also include undesirable short-term interference signals, which must also be expected for safety reasons.

Der Ausgang 1 AG der Adressenauswerteeinrichtung AG ist einerseits mit dem Eingang 1 VD eines Verzögerungsglie des VD und andererseits mit dem Takteingang C des D-Kippgliedes KD verbunden. Für das Verzögerungsglied VD ist eine Verzögerungsdauer vorgesehen, die gleich/ kleiner ist als die Dauer T von ordnungsgerechten Über nahmetaktsignalen UT. Während ein Eingang des UND-Glie des UD mit einer Datenleitung DG 1 verbunden ist, ist der andere Eingang mit dem negierten Ausgang 2 VD des Verzögerungsgliedes VD verbunden. Das UND-Glied UD ar beitet dabei als Torschaltung.The output 1 AG of the address evaluation device AG is connected on the one hand to the input 1 VD of a delay element of the VD and on the other hand to the clock input C of the D flip-flop KD . A delay duration is provided for the delay element VD that is equal to / less than the duration T of correct takeover clock signals UT . While one input of the AND gate of the UD is connected to a data line DG 1 , the other input is connected to the negated output 2 VD of the delay element VD . The AND gate UD ar works as a gate circuit.

Die Wirkungsweise des Ausgabebausteines AN bei ordnungs gerechten Signalen ist nun folgende:The mode of operation of the output module AN with properly correct signals is now as follows:

Eine dem Ausgabebaustein AN zugeordnete Adresse in Ver bindung mit einem Steuersignal löst am Ausgang 1 AG der Adressenauswerteeinrichtung AG ein ordnungsgerechtes Übernahmetaktsignal UT von der Dauer T aus. Dabei wech selt zu Beginn das Potential am Ausgang 1 AG von hohem Niveau nach niedrigem. Gleichzeitig steht auf der Da tenleitung DG 1 ein zur Prozeßaktivierung vorgesehenes Signal an. Nach der für das Verzögerungsglied VD vor gesehenen Verzögerungsdauer wechselt das Potential am Ausgang 2 VD von niedrigem nach hohem Niveau. Hierdurch wird vom UND-Glied UD die von der Datenleitung DG 1 an gebotene Information durchgeschaltet und dem D-Eingang des Kippgliedes KD zugeführt. Bis zu diesem Zeitpunkt befindet sich das D-Kippglied KD in der markierten Grundstellung, bei welcher über die Leitung L 1 noch kein den Prozeß P aktivierendes Signal ausgegeben wird. Nach Ablauf der Dauer T ist das Übernahmetaktsignal UT beendet. Der Potentialwechsel von tief nach hoch akti viert den Takteingang C des D-Kippgliedes KD, und die am D-Eingang angebotene Information wird übernommen. Damit erfolgt auch die Ausgabe des prozeßaktivierenden Signals vom Ausgang Q des D-Kippgliedes KD über die Leitung L 1. Mit derselben Vorgehensweise kann bei Be darf ein den Prozeß P desaktivierendes Signal, das auf der Datenleitung DG 1 ansteht, in das D-Kippglied KD übernommen werden.A the output port to a designated address, in conjunction of a regulatory just transfer timing signal UT from the time T to a control signal triggers at the output of AG 1 Adressenauswerteeinrichtung AG. At the beginning, the potential at output 1 AG changes from high to low. At the same time, a signal intended for process activation is present on the data line DG 1 . After the delay period provided for the delay element VD , the potential at the output 2 VD changes from low to high level. As a result, the information provided by the data line DG 1 is switched through by the AND gate UD and fed to the D input of the flip-flop KD . Up to this point in time, the D flip-flop KD is in the marked basic position, in which no signal P which activates the process P is yet output via the line L 1 . After the duration T , the takeover clock signal UT is ended. The potential change from low to high activates the clock input C of the D flip-flop KD , and the information offered at the D input is adopted. The process-activating signal is thus also output from the output Q of the D flip-flop KD via the line L 1 . With the same procedure, a signal that deactivates the process P and is present on the data line DG 1 can be transferred to the D flip-flop KD .

In allen Fällen, bei denen das Übernahmetakt signal UT nicht die erforderliche Dauer T hat, ist die auf der Datenleitung DG 1 angebotene, prozeßaktivierende Information aufgrund der Verzögerungsdauer des Verzöge rungsgliedes VD über das UND-Glied UD noch nicht durch geschaltet, wenn das zu kurze Übernahmetaktsignal UT beendet ist und mit seiner Flanke einen Einschreibvor gang in das D-Kippglied KD 1 ermöglichen könnte. Befin det sich zu einem solchen Zeitpunkt das D-Kippglied KD in der gesetzten Lage, bei welcher also auf der Lei tung L 1 ein prozeßaktivierendes Signal vorliegt, so wird das D-Kippglied KD rückgesetzt, was in vorteilhaf ter Weise zur sicheren Seite, also prozeßhemmend wirkt.In all cases in which the takeover clock signal UT does not have the required duration T , the process-activating information offered on the data line DG 1 is not yet switched on due to the delay time of the delay element VD via the AND element UD , if that is too short Takeover clock signal UT has ended and with its flank could enable a write-in operation in the D flip-flop KD 1 . At such a time, the D flip-flop KD is in the set position, in which case there is a process-activating signal on the line L 1 , the D flip-flop KD is reset, which is advantageous for the safe side, that is has a process-inhibiting effect.

Ein über die Leitung L 1 dem Prozeß P zugeführtes pro zeßaktivierendes Signal hat eine Rückmeldung RM über eine zweite Datenleitung DG 2 zur Folge. Als Bindeglied zwischen dem Prozeß und dem Mikrocomputer dient dabei der Eingabebaustein EN. Durch das Abfragen des Eingabe bausteines EN kann der Mikrocomputer feststellen, daß eine Störung des Übernahmetaktsignals UT zur Desakti vierung des Prozesses P geführt hat.A process activating signal supplied to process P via line L 1 results in feedback RM via a second data line DG 2 . The input module EN serves as the link between the process and the microcomputer. By querying the input module EN , the microcomputer can determine that a malfunction of the takeover clock signal UT has led to the process P being deactivated.

Über eine weitere Leitung L 2 kann das Übernahmetakt signal UT vom Ausgang 1 AG der Adressenauswerteeinrich tung AG rückgeführt werden auf den Steuerbus SS. Ent sprechende Rückführungen der Übernahmetaktsignale UT sind auch von weiteren, jedoch nicht dargestellten ande ren Ausgabebausteinen vorgesehen. Hierdurch ist die Grundlage für eine Prüfung geschaffen, bei welcher ge testet wird, ob beim Vorliegen einer Adresse auch nur das Übernahmetaktsignal einer einzigen Peripheriebau gruppe ausgelöst wurde und nicht etwa mehrere.Via a further line L 2 , the takeover clock signal UT can be fed back from the output 1 AG of the address evaluation device AG to the control bus SS . Corresponding returns of the takeover clock signals UT are also provided by other, but not shown, other output modules. This creates the basis for a test in which it is tested whether, in the presence of an address, only the transfer clock signal of a single peripheral module was triggered and not several.

Claims

Data processing device with at least one processor which is at least partially bidirectionally connected to a plurality of external peripheral modules via a data bus, which can be selected using addresses given via an address bus and activated by control signals passed via a control bus, each peripheral module having an address evaluating device is assigned which, at an address applicable to the relevant peripheral module, emits a takeover clock signal by logically combining it with a control signal, characterized in that peripheral modules which contain an output module (AN) for delivering information to a process (P) to be controlled, to the Adressenauswerteeinrichtung (AG) are connected with its clock input (C) a storage member (KD) and a delay element (VD), said member for the delay (VD) is a delay time is provided which is equal to / less than the duration (T) of the ordnungsger genuine ten takeover clock signals (UT) , and that a gate circuit (UD ) controllable by the delay element (VD) is connected between the data bus (DS) and the input of the memory element (KD) .