JPS583008A - 電源監視回路 - Google Patents
電源監視回路Info
- Publication number
- JPS583008A JPS583008A JP56101656A JP10165681A JPS583008A JP S583008 A JPS583008 A JP S583008A JP 56101656 A JP56101656 A JP 56101656A JP 10165681 A JP10165681 A JP 10165681A JP S583008 A JPS583008 A JP S583008A
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- JP
- Japan
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- circuit
- relay
- self
- reset
- power supply
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
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- Power Sources (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Direct Current Feeding And Distribution (AREA)
- Electronic Switches (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央処理装置のリセット時に、この中央処理
装置により制御されるリレーの自己保持動作が断たれる
のを防止する電源監視回路に関するものである。
装置により制御されるリレーの自己保持動作が断たれる
のを防止する電源監視回路に関するものである。
中央処理装置ＣＰＵを用いてリレーを動作させる装置で
は、リレーが動作中に停電あるいは電源の瞬断が起った
場合に、その後の円滑な動作を保証するために、リレー
の自己保持回路を設けている場合がある。停電して自己
保持動作中に電源の再投入があった場合を考えると、通
常ＣＰＵはリセット信号によりリセットされイニシャル
動作としてリレーの動作状態を検知して、その状態を維
持する処理を行なう。一方、自己保持回路は再送電によ
り復旧するので、リレーは復旧するが、上記ＣＰＵの処
理時間はリレーの動作時間より速いので、リレー接点は
保持される。こういった構成において、電源投入時のリ
セット動作あるいはマニュアルリセット動作などのりセ
ント時間がリレーの動作時間より長い場合には、リレー
の自己保持動作はできなくなってしまうという欠点があ
った。
は、リレーが動作中に停電あるいは電源の瞬断が起った
場合に、その後の円滑な動作を保証するために、リレー
の自己保持回路を設けている場合がある。停電して自己
保持動作中に電源の再投入があった場合を考えると、通
常ＣＰＵはリセット信号によりリセットされイニシャル
動作としてリレーの動作状態を検知して、その状態を維
持する処理を行なう。一方、自己保持回路は再送電によ
り復旧するので、リレーは復旧するが、上記ＣＰＵの処
理時間はリレーの動作時間より速いので、リレー接点は
保持される。こういった構成において、電源投入時のリ
セット動作あるいはマニュアルリセット動作などのりセ
ント時間がリレーの動作時間より長い場合には、リレー
の自己保持動作はできなくなってしまうという欠点があ
った。
以下図面により具体的に説明する。
第１図（ａ）は、この種の装置の一例であって、１はり
セット回路、２はＣＰＵ回路、３けリレードライブ回路
、４はリレー用電源路、５はリレー、６は停電用バック
アップ回路、７は停電検出回路、８は自己保持回路であ
る。リレー５はＣＰＵ回路２の出力に一応答してリレー
ドライブ回路３にて駆動される。ＣＰＵ回路２はリセッ
ト回路１によりリセットされるが、このときの出力は通
常”Ｌ’ （ロー）または”Ｈ” （ハイ）に固定され
る。停電等でリレー用電源路４が断たれると、停電バッ
クアップ回路６が動作し、リレー５に電源を供給する。
セット回路、２はＣＰＵ回路、３けリレードライブ回路
、４はリレー用電源路、５はリレー、６は停電用バック
アップ回路、７は停電検出回路、８は自己保持回路であ
る。リレー５はＣＰＵ回路２の出力に一応答してリレー
ドライブ回路３にて駆動される。ＣＰＵ回路２はリセッ
ト回路１によりリセットされるが、このときの出力は通
常”Ｌ’ （ロー）または”Ｈ” （ハイ）に固定され
る。停電等でリレー用電源路４が断たれると、停電バッ
クアップ回路６が動作し、リレー５に電源を供給する。
もし停電になった場合にリレー５が動作中であったとき
は、停電検出回路７によレリレー自己保持回路８が動作
してリレー５を自己保持する。またリレー５の自己保持
中に再送電された場合には、ＣＰＵ回路２は通常リセッ
ト回路１が動作し、それによりリセットがかかる。この
とき停電検出回路７は復旧しているため自己保持回路８
への信号が断たれ、リレー５の自己保持が解かれること
になる。
は、停電検出回路７によレリレー自己保持回路８が動作
してリレー５を自己保持する。またリレー５の自己保持
中に再送電された場合には、ＣＰＵ回路２は通常リセッ
ト回路１が動作し、それによりリセットがかかる。この
とき停電検出回路７は復旧しているため自己保持回路８
への信号が断たれ、リレー５の自己保持が解かれること
になる。
ＣＰＵ回路２はリセッ１．トロ終了後にリレー５の状態
を検知してその状態を継続すべくリレードライブ回路３
に信号を出力する。ここでリレー５の動作復旧時にその
リレー接点のトラベルタイムは数ｍｍ５ｅｃあるので、
この時間内にＣＰＵ回路２がリセットされ、リレー５の
動作維持の処理が終了していればリレー接点は前の動作
を保持している。ここで、ＣＰＵ回路２はリセット時に
その出力は′Ｌ”またはＨ″に固定される。従って、リ
セット回路１の時定数が大きかったり、マニエアルリセ
ットなどでリセット時間が長くなってリレー５のトラベ
ル時間内に終了しない場合には、リレー５が復旧してし
まうので、動作に不都合な点が生じた。
を検知してその状態を継続すべくリレードライブ回路３
に信号を出力する。ここでリレー５の動作復旧時にその
リレー接点のトラベルタイムは数ｍｍ５ｅｃあるので、
この時間内にＣＰＵ回路２がリセットされ、リレー５の
動作維持の処理が終了していればリレー接点は前の動作
を保持している。ここで、ＣＰＵ回路２はリセット時に
その出力は′Ｌ”またはＨ″に固定される。従って、リ
セット回路１の時定数が大きかったり、マニエアルリセ
ットなどでリセット時間が長くなってリレー５のトラベ
ル時間内に終了しない場合には、リレー５が復旧してし
まうので、動作に不都合な点が生じた。
詰装置に応用した例である。ここでＬリレーが動作中に
オフフックしていると、通話回路ＮＥＴはフックスイッ
チＨ８とリレー接点ｔにより内線側にある。ここで、電
源の瞬断があり、その間Ｌ ＩＪリレー自己保持が断た
れると、通話回路ＮＥＴは一瞬だけ局線を捕捉してしま
うといった問題点があった。
オフフックしていると、通話回路ＮＥＴはフックスイッ
チＨ８とリレー接点ｔにより内線側にある。ここで、電
源の瞬断があり、その間Ｌ ＩＪリレー自己保持が断た
れると、通話回路ＮＥＴは一瞬だけ局線を捕捉してしま
うといった問題点があった。
本発明は自己保持回路の入力の一方にリセット回路から
の情報により動作する経路を設け、リセット動作時の自
己保持が断たれるという欠点を解決した電源監視回路を
提供するものである。
の情報により動作する経路を設け、リセット動作時の自
己保持が断たれるという欠点を解決した電源監視回路を
提供するものである。
以下図面により本発明の詳細な説明する。
第２図は本発明の実施例で、第３図は具体的な回路例で
ある。第２図において、１はリセット回路、２はＣＰＵ
回路、３はリレードライブ回路、４はリレー用電源路、
５はリレー、６は停電用バックアップ回路、７は停電検
出回路、８は自己保持回路である。１〜７は第１図の１
〜７と同じで、動作も同じであるため詳細な説明は省略
する。自己保持回路８は入力の一方に停電検出回路７が
あり、他方にリセット回路１があり、いずれか一方の信
号によって動作するＯＲ回路になっている。このため自
己保持回路８が動作中にリセット回路ｌによりＣＰＵ回
路２にリセットがかかった場合、停電検出回路７側の入
力が断たれてもリセット回路１による信号で自己保持回
路８は動作を継続する。
ある。第２図において、１はリセット回路、２はＣＰＵ
回路、３はリレードライブ回路、４はリレー用電源路、
５はリレー、６は停電用バックアップ回路、７は停電検
出回路、８は自己保持回路である。１〜７は第１図の１
〜７と同じで、動作も同じであるため詳細な説明は省略
する。自己保持回路８は入力の一方に停電検出回路７が
あり、他方にリセット回路１があり、いずれか一方の信
号によって動作するＯＲ回路になっている。このため自
己保持回路８が動作中にリセット回路ｌによりＣＰＵ回
路２にリセットがかかった場合、停電検出回路７側の入
力が断たれてもリセット回路１による信号で自己保持回
路８は動作を継続する。
リセット回路１からのリセット信号の終了によりＣＰＵ
回路２はイニシャル動作としてリレー５の状態を検知し
てその状態を継続すべく出力をドライブ回路３に出力し
、リレー５は動作する０ここで、この処理の時間だけリ
レー５は自己保持を断たれるが、上記処理時間はリレー
５の動作時間の数ｍ−８ｅｃに比べてはるかに短時間で
終了する。従って、リレー５の自己保持中のリセットに
より、リレー接点が動作してしまうといった不都合点が
なくなるという利点がある。
回路２はイニシャル動作としてリレー５の状態を検知し
てその状態を継続すべく出力をドライブ回路３に出力し
、リレー５は動作する０ここで、この処理の時間だけリ
レー５は自己保持を断たれるが、上記処理時間はリレー
５の動作時間の数ｍ−８ｅｃに比べてはるかに短時間で
終了する。従って、リレー５の自己保持中のリセットに
より、リレー接点が動作してしまうといった不都合点が
なくなるという利点がある。
第３図は第２図の実施例の具体的な回路例で、ＩＣ２の
ナンド回路、工Ｃ３のＣＰＵ回路は５ｖの安定化電源Ｉ
Ｃ１により電源が供給される。インノ（−タＩＣ４・、
ＩＣＳはオープンコレクタになっている。
ナンド回路、工Ｃ３のＣＰＵ回路は５ｖの安定化電源Ｉ
Ｃ１により電源が供給される。インノ（−タＩＣ４・、
ＩＣＳはオープンコレクタになっている。
１２Ｖの電源投入時には、５ｖの電源ＩＣＩが立上がり
、Ｒ４＋ Ｃ４の積分回路によりナンド回路ＩＣ２の出
力は最初１Ｈ＃で、コンデンサＣ４の充電が進み、ＣＰ
Ｕ回路ＩＣ２のスレッシェホールド電圧を超えると、反
転して＠Ｌ１になる。この信号はＣＰＵ回路ＩＣ，のリ
セット１時に加えられ−でいるので、′Ｈ”→”Ｌ”の
反転時点でＣＰＵ回°路ＩＣ３はリセットを完了し、プ
ログラムにより動作を行なう。リレーＬはダイオードＤ
２を介して電源が供給され、ＣＰＵ回路ＩＣ３のり。ｐ
出力によって動作するインバータＩＣ。
、Ｒ４＋ Ｃ４の積分回路によりナンド回路ＩＣ２の出
力は最初１Ｈ＃で、コンデンサＣ４の充電が進み、ＣＰ
Ｕ回路ＩＣ２のスレッシェホールド電圧を超えると、反
転して＠Ｌ１になる。この信号はＣＰＵ回路ＩＣ，のリ
セット１時に加えられ−でいるので、′Ｈ”→”Ｌ”の
反転時点でＣＰＵ回°路ＩＣ３はリセットを完了し、プ
ログラムにより動作を行なう。リレーＬはダイオードＤ
２を介して電源が供給され、ＣＰＵ回路ＩＣ３のり。ｐ
出力によって動作するインバータＩＣ。
により駆動される。ＣＰＵ回路ＩＣ３はＲ５＋ Ｒ６＋
ＤｓおよびＬリレーの接点ｔによる回路にてＬ ＋Ｊ
シレー動作状態を検知している。ＣＰＵ回路ＩＣ３はリ
セット後の動作として上記回路にてＬリレーの動作状態
を検知して、その状態を継続すべく一１出力を出す。Ｌ
リレーが動作中に停電があった場合、ダイオードＤ２は
オフになるので、Ｌリレーには抵抗Ｒ８を介してコンデ
ンサＣ５の電荷が印加される。５Ｖの電源が断たれると
、ＣＰＵ回路ＩＣ３の一２出力は＠Ｌ”になるので、イ
ンバータＩＣ，は動作せず、〔トランジスタＱ＋→リレ
ー接点ｔ〕の経路にてＬリレーの電流が流れる。トラン
ジスタＱ＋のベース電流はダイオードＤ４がＯＮになる
ので、〔抵抗Ｒ９→ダイオードＤ４）の経路で流れる。
ＤｓおよびＬリレーの接点ｔによる回路にてＬ ＋Ｊ
シレー動作状態を検知している。ＣＰＵ回路ＩＣ３はリ
セット後の動作として上記回路にてＬリレーの動作状態
を検知して、その状態を継続すべく一１出力を出す。Ｌ
リレーが動作中に停電があった場合、ダイオードＤ２は
オフになるので、Ｌリレーには抵抗Ｒ８を介してコンデ
ンサＣ５の電荷が印加される。５Ｖの電源が断たれると
、ＣＰＵ回路ＩＣ３の一２出力は＠Ｌ”になるので、イ
ンバータＩＣ，は動作せず、〔トランジスタＱ＋→リレ
ー接点ｔ〕の経路にてＬリレーの電流が流れる。トラン
ジスタＱ＋のベース電流はダイオードＤ４がＯＮになる
ので、〔抵抗Ｒ９→ダイオードＤ４）の経路で流れる。
電源が復旧した場合ダイオードＤ４はＯＦＦになるが、
前述のように電源投入時にはリセット回路１が動作し、
インバータＩＣ２の出力がＨ”となる。このためインノ
ミータＩＣ６の出力は１Ｌ＃となるためにダイオードＤ
５がＯＮとなり、トランジスタＱｌのペース電流は〔抵
抗Ｒ９→ダイオードＤｓ）の経路で流れて、リレーＬの
。
前述のように電源投入時にはリセット回路１が動作し、
インバータＩＣ２の出力がＨ”となる。このためインノ
ミータＩＣ６の出力は１Ｌ＃となるためにダイオードＤ
５がＯＮとなり、トランジスタＱｌのペース電流は〔抵
抗Ｒ９→ダイオードＤｓ）の経路で流れて、リレーＬの
。
、自己保持動作は継続される。リセットが終了し、イン
バータＩＣ２がＬ＃になり、インバータＩＣ５が’Ｈ”
になってトランジスタＱｔＦｉＯＦＦになり、リレーＬ
の電流路が断たれるので、リレーＬが復旧動作に移るが
、接点ｔのトラベルタイムより短時間で、前述のＣＰＵ
回路ＩＣ，の動作により、インバータＩＣ４にて駆動さ
れる。ので、接点ｔが動作してしまうといった不都合点
は生じない。また、Ｌリレーが自己保持中にスイッチＳ
Ｗｌによるマニーアルリセットを行なっても上記動作と
同様に接点が動作してしまうといった不都合点も生じな
い。
バータＩＣ２がＬ＃になり、インバータＩＣ５が’Ｈ”
になってトランジスタＱｔＦｉＯＦＦになり、リレーＬ
の電流路が断たれるので、リレーＬが復旧動作に移るが
、接点ｔのトラベルタイムより短時間で、前述のＣＰＵ
回路ＩＣ，の動作により、インバータＩＣ４にて駆動さ
れる。ので、接点ｔが動作してしまうといった不都合点
は生じない。また、Ｌリレーが自己保持中にスイッチＳ
Ｗｌによるマニーアルリセットを行なっても上記動作と
同様に接点が動作してしまうといった不都合点も生じな
い。
第４図は第３図のりレーＬの代りにホトカップラを使用
した例である。ここで、ｃＰＵ回路回路４ａのＰＣｏｐ
出力によりホトカップラＰＣ２１がインバータＩＣ２４
にて駆動中に瞬断があると、トランジスタＱ２１は抵抗
Ｒ２９とダイオードＤ２４によりベース電流が流れるの
でＯＮｌ トランジスタＱ２３はＯＦ’Ｆ、 トラン
ジスタＱ２２はオンであるので、ホトカップラＰＣ２１
は保持動作を行なっている。ここで電源が復旧し、Ｒ２
９＋ Ｄ２４によるベース電流の経路が断たれても、電
源投入時のリセット動作によりイン′パータＩＣ２５の
出力がＬ″になり、抵抗Ｒ２９，ダイオードＤ２５によ
るペース電流路に置き代るのでトラｌラスタＱ２１はＯ
Ｎの状態を継続する。通電中にスイッチｓｗ２．による
マニュアルリセット時、ＣＰＵ回路ＩＣ２３のｐｃ。、
出力が断たれても、上記と同様に、Ｒ２９゜Ｄ２５によ
り、自己保持動作は継続される。
した例である。ここで、ｃＰＵ回路回路４ａのＰＣｏｐ
出力によりホトカップラＰＣ２１がインバータＩＣ２４
にて駆動中に瞬断があると、トランジスタＱ２１は抵抗
Ｒ２９とダイオードＤ２４によりベース電流が流れるの
でＯＮｌ トランジスタＱ２３はＯＦ’Ｆ、 トラン
ジスタＱ２２はオンであるので、ホトカップラＰＣ２１
は保持動作を行なっている。ここで電源が復旧し、Ｒ２
９＋ Ｄ２４によるベース電流の経路が断たれても、電
源投入時のリセット動作によりイン′パータＩＣ２５の
出力がＬ″になり、抵抗Ｒ２９，ダイオードＤ２５によ
るペース電流路に置き代るのでトラｌラスタＱ２１はＯ
Ｎの状態を継続する。通電中にスイッチｓｗ２．による
マニュアルリセット時、ＣＰＵ回路ＩＣ２３のｐｃ。、
出力が断たれても、上記と同様に、Ｒ２９゜Ｄ２５によ
り、自己保持動作は継続される。
以上説明したように、本発明によればリセット１時にお
いてもり′−の自己保持動作が継続されるので、電源瞬
断時あるいはマーエアリセット時におけるリレーの動作
が円滑に行なえるという利点がある。
いてもり′−の自己保持動作が継続されるので、電源瞬
断時あるいはマーエアリセット時におけるリレーの動作
が円滑に行なえるという利点がある。
第１図（ａ） （ｂ）は従来の電源監視回路の例を示す
ブロック図お、よび回路図、第２図は本発明あ実施例の
ブロック図、第３図及び第４図は本発明の具体的な構成
例を示す回路図でおる。 特許出願人 岩崎通信機株式会社 同 日本電信電話公社 代理人 大塚 学 同 白 水 常 雄
ブロック図お、よび回路図、第２図は本発明あ実施例の
ブロック図、第３図及び第４図は本発明の具体的な構成
例を示す回路図でおる。 特許出願人 岩崎通信機株式会社 同 日本電信電話公社 代理人 大塚 学 同 白 水 常 雄
Claims (2)
- （１）中央処理装置と、大刀回路と出方回路か電気的に
互いに分離された制御素子と、前記中央処理装置の出力
信号により前記制御素子を駆動する駆動回路と、前記制
御素子に電源電流を供給する電源供給路と、該電源供給
路への電源電流供給が断になったことを検出する停電検
出回路と、該停電検出回路の検知出方により前記制御素
子にバックアップ電源電流を供給する停電バックアップ
回路と、前記電源供給路への電源のオン又はオフのとき
に前記中央処理装置にリセット信号を送出するリセノ・
ト回路と、前記停電検出回路が停電を検知したときに前
記制御素子の動作を保持する自己保持回路とを備えた電
源監視回路。 - （２）前記自己保持回路は、前記停電検出回路の検出信
号により動作する第１の状態と前記リセット回路のりセ
ット信号により動作する第２の状態とを有することを特
徴とする特許請求の範囲第１項記載の電源監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101656A JPS583008A (ja) | 1981-06-30 | 1981-06-30 | 電源監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101656A JPS583008A (ja) | 1981-06-30 | 1981-06-30 | 電源監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583008A true JPS583008A (ja) | 1983-01-08 |
| JPH0220030B2 JPH0220030B2 (ja) | 1990-05-07 |
Family
ID=14306419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101656A Granted JPS583008A (ja) | 1981-06-30 | 1981-06-30 | 電源監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581612A (en) * | 1990-02-22 | 1996-12-03 | Canon Kaubshiki Kaisha | Private branch exchange system |
-
1981
- 1981-06-30 JP JP56101656A patent/JPS583008A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581612A (en) * | 1990-02-22 | 1996-12-03 | Canon Kaubshiki Kaisha | Private branch exchange system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220030B2 (ja) | 1990-05-07 |
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