JPS5829235A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS5829235A JPS5829235A JP12740381A JP12740381A JPS5829235A JP S5829235 A JPS5829235 A JP S5829235A JP 12740381 A JP12740381 A JP 12740381A JP 12740381 A JP12740381 A JP 12740381A JP S5829235 A JPS5829235 A JP S5829235A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame
- signal
- synchronization
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本妬明は、マルチフレーム方式に於けるフレーム同期方
式に関するものである。
式に関するものである。
複数フレームによ〕マルチフレームを構成して伝送効率
を向上するマルチフレーム方式が知られておル、例えば
12フレームで1マルチフレームを構成する場合、菖1
.第3.第5.第7.第9.第11の奇数フレームによ
〕“101010 ”の端局フレーム同期パターンを挿
入し、第2.第4.第61第8.$10の偶数フレーム
によ)“00111”の信号フレーム同期パターンを挿
入し、1i12フレームには対局警報用パルスを挿入し
て伝送するのが一般的である。
を向上するマルチフレーム方式が知られておル、例えば
12フレームで1マルチフレームを構成する場合、菖1
.第3.第5.第7.第9.第11の奇数フレームによ
〕“101010 ”の端局フレーム同期パターンを挿
入し、第2.第4.第61第8.$10の偶数フレーム
によ)“00111”の信号フレーム同期パターンを挿
入し、1i12フレームには対局警報用パルスを挿入し
て伝送するのが一般的である。
受信側では、奇数フレームの同期ビットが交互に“1”
+ ”o’ を繰返すことを利用して各フレームの同期
をとル、又偶数フレームによる信号フレーム同期パター
ンと受信側で発生し光’00111″のパターンとを比
較してマルチフレームの同期をとることになる。
+ ”o’ を繰返すことを利用して各フレームの同期
をとル、又偶数フレームによる信号フレーム同期パター
ンと受信側で発生し光’00111″のパターンとを比
較してマルチフレームの同期をとることになる。
このようなマルチフレーム方式に於−て、ビットクロッ
ク周波数を1−544 MHzs 1フレームを19
5ビツトとすると、 IIMIフレーム同期パターンの
“1”、“0″mの繰返し周波数d2KM、となる。音
声信号勢の21M、の信号を符号化して伝送する場合、
前述の端局フレーム同期パターンと同じ周期で“1”、
“0”の繰返しパターンとなるので、同期引込み過程で
このような信号が伝送されたとき、この信号パターンを
端局フレーム同期パターンとして端局フレーム同期がと
られ、所lI擬似同期状態となり、zxx、の信号が継
続して伝送されてする@り、1[似同期から脱出できな
いことになり、信号フレーム同期がとれないことになる
。
ク周波数を1−544 MHzs 1フレームを19
5ビツトとすると、 IIMIフレーム同期パターンの
“1”、“0″mの繰返し周波数d2KM、となる。音
声信号勢の21M、の信号を符号化して伝送する場合、
前述の端局フレーム同期パターンと同じ周期で“1”、
“0”の繰返しパターンとなるので、同期引込み過程で
このような信号が伝送されたとき、この信号パターンを
端局フレーム同期パターンとして端局フレーム同期がと
られ、所lI擬似同期状態となり、zxx、の信号が継
続して伝送されてする@り、1[似同期から脱出できな
いことになり、信号フレーム同期がとれないことになる
。
本発明は、端局フレーム同期が擬似同期となり光と1i
1信号フレーム同期tとる退場で壺じるエラーパルスを
針数し、所定針数値になうた場合に、擬似同期と判定し
て端局フレーム同期を強制的に再ハンチング状態とし、
マルチフレーム方式に於けゐ7レ一五同期を迅速にとる
ことができるようにすることta的とするものである。
1信号フレーム同期tとる退場で壺じるエラーパルスを
針数し、所定針数値になうた場合に、擬似同期と判定し
て端局フレーム同期を強制的に再ハンチング状態とし、
マルチフレーム方式に於けゐ7レ一五同期を迅速にとる
ことができるようにすることta的とするものである。
菖111Iは本発明の実施例のブロック線図であpll
は端局フレーム同期(ロ)路、2は信号フレーム同期回
路、5は強制再ハンチング回路、4拡5ビツトのシフト
レジスタ、5.12は排他的オアー路、6.18はナン
°ド園路、1sはアンド回路、7紘シフトパルス発生団
路、8はオア回路、9社5ビツトカウンタ、10.15
dインヒビット回路、11は信号フレーム同期パターン
発生回路するパターン発生回路、14唸同期保1ita
路、16紘エラーパルスtカウントするカクンタ、17
拡ビツトクロツクBCLの分周勢によシ各部の信号−〜
dを出力する制御(9)路である。
は端局フレーム同期(ロ)路、2は信号フレーム同期回
路、5は強制再ハンチング回路、4拡5ビツトのシフト
レジスタ、5.12は排他的オアー路、6.18はナン
°ド園路、1sはアンド回路、7紘シフトパルス発生団
路、8はオア回路、9社5ビツトカウンタ、10.15
dインヒビット回路、11は信号フレーム同期パターン
発生回路するパターン発生回路、14唸同期保1ita
路、16紘エラーパルスtカウントするカクンタ、17
拡ビツトクロツクBCLの分周勢によシ各部の信号−〜
dを出力する制御(9)路である。
受信したynz pcm信号信号局端局レーム同期回路
1と信号フレーム同期回路2とに加えられる。
1と信号フレーム同期回路2とに加えられる。
又制御回路17からの信号感は奇数フレーム毎、即ち1
フレームおきに出力される少なくとも5シフトパルスか
らなるものであル、又信号番は奇数フレーム毎即ち1フ
レームおきに出力される比較タイにングパルスである。
フレームおきに出力される少なくとも5シフトパルスか
らなるものであル、又信号番は奇数フレーム毎即ち1フ
レームおきに出力される比較タイにングパルスである。
又信号6は偶数フレーム毎即ち1フレームおきに出力さ
れる比較タイ電/グパルス、信号dli偶数フレーム毎
即ち1フレームおきに出力されるパターン発生回路11
f)歩進量のパルスである。
れる比較タイ電/グパルス、信号dli偶数フレーム毎
即ち1フレームおきに出力されるパターン発生回路11
f)歩進量のパルスである。
同期保Id11回路14社、例えば樟分回路とV x−
1ツトー路とからなシ、アンド回路1Sの出力のエラー
パルスが連続して入力されたとき、同期外れと判定して
その出力t“1”とし、エラーパルスの入力がなくなり
て所定時間経過し九と龜同期確立と判定してその出力を
0″とするもので、前方保護及び後方保−を行なうもの
である。なおシフトレジスタ等によp構成することもで
きる。
1ツトー路とからなシ、アンド回路1Sの出力のエラー
パルスが連続して入力されたとき、同期外れと判定して
その出力t“1”とし、エラーパルスの入力がなくなり
て所定時間経過し九と龜同期確立と判定してその出力を
0″とするもので、前方保護及び後方保−を行なうもの
である。なおシフトレジスタ等によp構成することもで
きる。
V1トレジスタ4紘信号6によりてynx FCM信*
tsビット分シフトして記憶すると共に、2フレーム前
の記憶し良ビット七順次反転して出力するもので6シー
例えば第2wA(−に示すように、第17レームの5ピ
ツ)A+〜A、が記憶されているとすると、同図(&)
に示す第3フレームの受信時に、信号−によってシフト
レジスタ4から順次反転出力され、同時に第5フレーム
のピッF C1+ C21C5・・・・・・がシフトレ
ジスタ4にセットされる。又カフ/り9は5ビツトのカ
ク/トによ)出力t−“ローとするもので、それまでは
“1′を出力してお)、排他的オア回路5にV7)レジ
スタ4からのgt〆 ビy)7L1が加えられ比とき信号すは“1″となる。
tsビット分シフトして記憶すると共に、2フレーム前
の記憶し良ビット七順次反転して出力するもので6シー
例えば第2wA(−に示すように、第17レームの5ピ
ツ)A+〜A、が記憶されているとすると、同図(&)
に示す第3フレームの受信時に、信号−によってシフト
レジスタ4から順次反転出力され、同時に第5フレーム
のピッF C1+ C21C5・・・・・・がシフトレ
ジスタ4にセットされる。又カフ/り9は5ビツトのカ
ク/トによ)出力t−“ローとするもので、それまでは
“1′を出力してお)、排他的オア回路5にV7)レジ
スタ4からのgt〆 ビy)7L1が加えられ比とき信号すは“1″となる。
そのと自A1mC1であると、排他的オアー路5の出力
線′″0#であるからす/ド回路6の出力線“11とな
)、シフトパルス発生四路7は動作しなめ。
線′″0#であるからす/ド回路6の出力線“11とな
)、シフトパルス発生四路7は動作しなめ。
そして儂号&社1ビット分の比較タインフグ後に60′
となる。又信号6線5ビット分のシフトパルスとなるの
で、シフトレジスタ4には第5フレームの5ピツ) C
t〜C5が記憶され、その#11ピッ)CIが端局フレ
ーム同期の候補ビットとな、る。セして縞5フレーム受
信時に、第5フレームのビット11と候補ビットC1と
の比較が行なわれると共に2フレーム2r後の信号すが
ナンド回路4に加えられる。以下同様にして奇数7゛レ
ームの端局フレーム同期ビットの比較が行なわれ、信号
−が菖2図G)に示すように出力されてその同期タイミ
ングを示すものとなる。
となる。又信号6線5ビット分のシフトパルスとなるの
で、シフトレジスタ4には第5フレームの5ピツ) C
t〜C5が記憶され、その#11ピッ)CIが端局フレ
ーム同期の候補ビットとな、る。セして縞5フレーム受
信時に、第5フレームのビット11と候補ビットC1と
の比較が行なわれると共に2フレーム2r後の信号すが
ナンド回路4に加えられる。以下同様にして奇数7゛レ
ームの端局フレーム同期ビットの比較が行なわれ、信号
−が菖2図G)に示すように出力されてその同期タイミ
ングを示すものとなる。
又A1”fczの場合は、排他的オア回路5の出力は“
1”、ナンド回路6の出力は0″となり、シフトパルス
発生回路7は“Osの入力によシ1パルスを出力する。
1”、ナンド回路6の出力は0″となり、シフトパルス
発生回路7は“Osの入力によシ1パルスを出力する。
それによってカクンタ9は1カク/卜シ、且つインヒビ
ット回路10によpビットクロックBCLが阻止される
。制御回路17では信号btaに1ビツト分延長すると
共に、信号6として1シフ)パルス余分に出力するよう
に動作する。
ット回路10によpビットクロックBCLが阻止される
。制御回路17では信号btaに1ビツト分延長すると
共に、信号6として1シフ)パルス余分に出力するよう
に動作する。
従って排他的オア(2)jlI5による第2ビットjb
*cRの比較結果がナンド回路6から出力され、jam
C雪の場合は信号−は第2#A(j)に示すものとなり
、又嬉3フレームの第2ビツトC!が端局フレーム同期
の候補ビットとなる。又シフトレジスタ4には嬉墨アレ
ームのビットC1〜C4が記憶されることになる。
*cRの比較結果がナンド回路6から出力され、jam
C雪の場合は信号−は第2#A(j)に示すものとなり
、又嬉3フレームの第2ビツトC!が端局フレーム同期
の候補ビットとなる。又シフトレジスタ4には嬉墨アレ
ームのビットC1〜C4が記憶されることになる。
又4″畔C!でスm−csの場合線、信号すは菖2図(
、)に示すように5ビツト幅とな)、更にAMへC6で
Aa−Cmの場合拡開rm(Aに示すように4ビット−
とan、更に7L4〜C4で1冨cmの場合は同図(t
)K示すように5ビツト幅となる。又それぞれに従って
信号−のパルス数が増加するので、前述のat〜Aa”
FC1〜C<でa、5ccsの場合、シフトレジスタ4
には第5フレームのビットC4〜CFtoがセットされ
ることになる。そしてビットC6が端局フレームMJt
1の候補ビットとなる。
、)に示すように5ビツト幅とな)、更にAMへC6で
Aa−Cmの場合拡開rm(Aに示すように4ビット−
とan、更に7L4〜C4で1冨cmの場合は同図(t
)K示すように5ビツト幅となる。又それぞれに従って
信号−のパルス数が増加するので、前述のat〜Aa”
FC1〜C<でa、5ccsの場合、シフトレジスタ4
には第5フレームのビットC4〜CFtoがセットされ
ることになる。そしてビットC6が端局フレームMJt
1の候補ビットとなる。
更Kmg〜CIの場合、カウンタ9はオア圏路魯を介し
えシフトパルス斃虫囲路7からの&7)パルスを5個カ
ク/トシて出力t“0“とするので、それ以後のシフ)
パルスの弗生t−tm止することになり、次の2ヅレ
ー五後までの関にカラ/り9は図示しな一構成でクリア
される。
えシフトパルス斃虫囲路7からの&7)パルスを5個カ
ク/トシて出力t“0“とするので、それ以後のシフ)
パルスの弗生t−tm止することになり、次の2ヅレ
ー五後までの関にカラ/り9は図示しな一構成でクリア
される。
前述の如く奇数フレームによる端局フレーム同期パター
ンが検出され、端局フレーム同期がとれると、信号−は
2フレ一ム2F周期で1ビツト幅のパルスとなル、信号
・は5シフトノ(ルスとなる。
ンが検出され、端局フレーム同期がとれると、信号−は
2フレ一ム2F周期で1ビツト幅のパルスとなル、信号
・は5シフトノ(ルスとなる。
又カウンタ!の内容紘0とな)、その出力は“1″とな
る。
る。
信号フレーム同期回路2に於いては、パターン発生回路
11からの“00111X”のパターンと受信したyx
xpchi信号の偶数フレームによる信号フレーム同期
パターンとt比較し、信号Oの比較タイき/グパルスに
よりア/ド回路13t−開いて比較不一致のときのエラ
ーパルスが同期保−回路14.インヒビッ)E路15及
び強制再ハンチング回路5のカウンタ14 Kalえら
れゐ、バタ、−yi生回路11は1フレームおきの信号
dによって順次“00111x”のパターンの1ビツト
を出力するもので、エラーパルスが出力されたと龜紘イ
/ヒビyトー路15によ多信号dが阻止されるから、次
の27レーム後も同一のビットが出力される。
11からの“00111X”のパターンと受信したyx
xpchi信号の偶数フレームによる信号フレーム同期
パターンとt比較し、信号Oの比較タイき/グパルスに
よりア/ド回路13t−開いて比較不一致のときのエラ
ーパルスが同期保−回路14.インヒビッ)E路15及
び強制再ハンチング回路5のカウンタ14 Kalえら
れゐ、バタ、−yi生回路11は1フレームおきの信号
dによって順次“00111x”のパターンの1ビツト
を出力するもので、エラーパルスが出力されたと龜紘イ
/ヒビyトー路15によ多信号dが阻止されるから、次
の27レーム後も同一のビットが出力される。
例えd嬉墨 II (s) K示すように、1マルデフ
レ一五M!内の信号フレーム同期バター/に対して、パ
ターン弗生−路11の出力バター/が同図(&)に示す
場合、エラーパルスによp出カッ(ターンは屓次遥れて
、嬉墨マクチフレームに於−てパターン発生回踏」1の
出力バター/と信号フレーム同期)(ター/とが一款し
、マルチフレーム同期がとれたことになる。
レ一五M!内の信号フレーム同期バター/に対して、パ
ターン弗生−路11の出力バター/が同図(&)に示す
場合、エラーパルスによp出カッ(ターンは屓次遥れて
、嬉墨マクチフレームに於−てパターン発生回踏」1の
出力バター/と信号フレーム同期)(ター/とが一款し
、マルチフレーム同期がとれたことになる。
端局フレーム同期がとれたときは、前述の如く信号フレ
ーム同期パター/の比較が信号−のタイR/ダIIK行
なわれ、エラーパルスが出力されなくなってからの後方
保論時間後に、同期保5(2)路14は同期確立を示す
“口”の出力tす/ド回路6に加える。
ーム同期パター/の比較が信号−のタイR/ダIIK行
なわれ、エラーパルスが出力されなくなってからの後方
保論時間後に、同期保5(2)路14は同期確立を示す
“口”の出力tす/ド回路6に加える。
端局フレーム同期がとれてiない場合は、信号−のタイ
t/ダ紘信号フレーム同期パター/のタイ電/グとずれ
て−るので、エラーパルスが出力されることが多くなり
1同期保lk回路14は出力& ”1”のままとする、
又強制再ハンチング回路5のカウンタ16はナンド回路
6の出力と同期保論囲路14の出力とを加えるす/ド回
路18の出力でリセットされるので、エラーパルスをカ
ウントしても次の奇数フレームに於1てす/ド回路6の
出力が10”となることによル、カラ/り16はす/ド
囲路18の出力でリセットされ、予め設定したカウント
数になることはない、更に同期状態に於φて、回線誤り
に伴なうエラーパルスについては、同期保−回路14の
出力が“0′で、強制再ノ・ンチングー路6のカウンタ
16拡常にリセット状態となる。
t/ダ紘信号フレーム同期パター/のタイ電/グとずれ
て−るので、エラーパルスが出力されることが多くなり
1同期保lk回路14は出力& ”1”のままとする、
又強制再ハンチング回路5のカウンタ16はナンド回路
6の出力と同期保論囲路14の出力とを加えるす/ド回
路18の出力でリセットされるので、エラーパルスをカ
ウントしても次の奇数フレームに於1てす/ド回路6の
出力が10”となることによル、カラ/り16はす/ド
囲路18の出力でリセットされ、予め設定したカウント
数になることはない、更に同期状態に於φて、回線誤り
に伴なうエラーパルスについては、同期保−回路14の
出力が“0′で、強制再ノ・ンチングー路6のカウンタ
16拡常にリセット状態となる。
擬似同期の場合は、ナンド回路6の出力が1”、又同期
保−回路14の出力が“1”であるからカウンタ16社
リセットされることがなくなシ、又信号フレーム同期パ
ターンと信号−のタイ建ングがずれている仁とによりエ
ラーパルスが出力され、カウ/#14aエラーパルスt
カウ/ドアツブする。例えば6カウントによルパルスを
出力する構成とすると、擬似同期状態となってから゛1
2フレーム後にカフ/り16はパルスを出力し、オア回
路8を介してシフトパルスカラ/り9とインヒビット回
路10Kc/フトパルスとして加える。それKよってビ
ットタロツクIICLが阻止され、制御回路17からの
信号参〜dのタイヤングが1ビツトクロツクに相幽する
分だけずれることにな〕、端局フレーム同期回路1に於
ける同期状態が外れて、再び端局フレーム同期の引込み
動作が行なわれる。
保−回路14の出力が“1”であるからカウンタ16社
リセットされることがなくなシ、又信号フレーム同期パ
ターンと信号−のタイ建ングがずれている仁とによりエ
ラーパルスが出力され、カウ/#14aエラーパルスt
カウ/ドアツブする。例えば6カウントによルパルスを
出力する構成とすると、擬似同期状態となってから゛1
2フレーム後にカフ/り16はパルスを出力し、オア回
路8を介してシフトパルスカラ/り9とインヒビット回
路10Kc/フトパルスとして加える。それKよってビ
ットタロツクIICLが阻止され、制御回路17からの
信号参〜dのタイヤングが1ビツトクロツクに相幽する
分だけずれることにな〕、端局フレーム同期回路1に於
ける同期状態が外れて、再び端局フレーム同期の引込み
動作が行なわれる。
前述の如く擬似同期状態に於けるエラーパルスをカウン
タ16でカウ/トシ、設定カウント値になりたと暑、ビ
ットタロツクBCLの阻止等によル、再び端局フレーム
同期動作が行なわれ、擬似同期状態から抜は出すことが
できる。
タ16でカウ/トシ、設定カウント値になりたと暑、ビ
ットタロツクBCLの阻止等によル、再び端局フレーム
同期動作が行なわれ、擬似同期状態から抜は出すことが
できる。
例えば第4811 (1)をアンド回路1sの出力のエ
ラーパルスとすると、前方保繰時間FT後に同期保論囲
路14の出力は籐4I11 (りに示すように“1″と
なる。それによつてす/ド回路6が開かれ、シフトパル
ス発生回路7から第4図(1)に示すようにシフトパル
スが発生され、端局フレーム同期引込み動作が行なわれ
て擬似同期状態となると、シフトパルス拡殆生されない
が、エラーパルスが発生され、カラ/り16によるカフ
/ドアツブが開始される。
ラーパルスとすると、前方保繰時間FT後に同期保論囲
路14の出力は籐4I11 (りに示すように“1″と
なる。それによつてす/ド回路6が開かれ、シフトパル
ス発生回路7から第4図(1)に示すようにシフトパル
スが発生され、端局フレーム同期引込み動作が行なわれ
て擬似同期状態となると、シフトパルス拡殆生されない
が、エラーパルスが発生され、カラ/り16によるカフ
/ドアツブが開始される。
そして設定カク/ト値になると、ms図(d) K示す
ようにカラ/り16からパルスが出力され、再ノ・/チ
ング動作が行なわれる。それによってシフトパルスが発
生され、端局フレーム同期引込み動作が行なわれ、端局
フレーム同期がとれてシフトパルスの発生が停止し、更
に信号フレーム同期もとれてエラーパルスの発生もなく
なると、後方保論時間BT後に同期保−回路14の出力
は0”となる。
ようにカラ/り16からパルスが出力され、再ノ・/チ
ング動作が行なわれる。それによってシフトパルスが発
生され、端局フレーム同期引込み動作が行なわれ、端局
フレーム同期がとれてシフトパルスの発生が停止し、更
に信号フレーム同期もとれてエラーパルスの発生もなく
なると、後方保論時間BT後に同期保−回路14の出力
は0”となる。
なおFTは11に似同期の期間を示す。
以上説明したように、本発明は、各フレームについて端
局フレーム同期が確立した後に、マルチ7レームについ
ての信号フレーム同期の引込ミt−行なうフレーム同期
方式に於いて、端局フレーム同期が確立してシフトパル
スが発生しなくなり九時点から信号フレーム同期につい
てのアンド回路1sの出力のエラーパルス上カウントす
るカフ/り16を有する強制再ハンチング回路]を設け
、このカラ/り16のカウント、値か例えば6尋の設定
値になったと自、パルスを出力してシフトパルスと同様
に作用させ、それによって端局フレーム同期の再ハンチ
ングを強制的に行なわせるものであp1端局フレーム岡
期が擬似同期となりても、エラーパルスが所定数出力さ
れることによシ擬似同期と判定し、強制的に再ハンチン
グを行なうことがで龜るから、マルチフレーム構成のデ
ータ伝送方式のフレーム同期を確実に且つ迅速にとるこ
とができ、伝送途中に同期外れが生じても、擬似同期状
態tm絖することがないので、データ伝送の信頼性を向
上することができる。
局フレーム同期が確立した後に、マルチ7レームについ
ての信号フレーム同期の引込ミt−行なうフレーム同期
方式に於いて、端局フレーム同期が確立してシフトパル
スが発生しなくなり九時点から信号フレーム同期につい
てのアンド回路1sの出力のエラーパルス上カウントす
るカフ/り16を有する強制再ハンチング回路]を設け
、このカラ/り16のカウント、値か例えば6尋の設定
値になったと自、パルスを出力してシフトパルスと同様
に作用させ、それによって端局フレーム同期の再ハンチ
ングを強制的に行なわせるものであp1端局フレーム岡
期が擬似同期となりても、エラーパルスが所定数出力さ
れることによシ擬似同期と判定し、強制的に再ハンチン
グを行なうことがで龜るから、マルチフレーム構成のデ
ータ伝送方式のフレーム同期を確実に且つ迅速にとるこ
とができ、伝送途中に同期外れが生じても、擬似同期状
態tm絖することがないので、データ伝送の信頼性を向
上することができる。
なか本@明は前述の実施例にのみ限定されるものではな
く、アンド回路等の論理回路構成は種々変更し得ること
社勿論である。又パターン発生回路1111iエラーパ
ルスにより出力ビットが次の比較タイミングにも同一の
出力ビットとなる場合を示しているが、エラーパルスに
よ〕1ビット余分にシフトして次の比較タイミングに出
力するように構成することも可能である。
く、アンド回路等の論理回路構成は種々変更し得ること
社勿論である。又パターン発生回路1111iエラーパ
ルスにより出力ビットが次の比較タイミングにも同一の
出力ビットとなる場合を示しているが、エラーパルスに
よ〕1ビット余分にシフトして次の比較タイミングに出
力するように構成することも可能である。
jliI図は本@明の実施例のブロック線図、第2図は
端局フレーム同期引込み動作の説明図、第6図拡信号フ
レー五同期引込み動作の説明図、菖4図拡擬似同期に於
ける再ハンチングめ動作説明図である。 1は端局フレーム同期回路、2拡信号フレーム同期回路
、5は強制再ハンチング回路、4は/フトレジスタ、5
.12は排他的オア回路、6はす/ド回路、13紘ア/
ド回路、7はシフトパルス発生回路、8はオア囲路、9
はカフ/り、10.15dインヒビツト(9)路、11
はパターン発生回路、14嬬同期保験回路、16はカラ
/り、17は制御N路である。 特許出願人富士通株式会社 代場人弁理士玉蟲久五部 外5名
端局フレーム同期引込み動作の説明図、第6図拡信号フ
レー五同期引込み動作の説明図、菖4図拡擬似同期に於
ける再ハンチングめ動作説明図である。 1は端局フレーム同期回路、2拡信号フレーム同期回路
、5は強制再ハンチング回路、4は/フトレジスタ、5
.12は排他的オア回路、6はす/ド回路、13紘ア/
ド回路、7はシフトパルス発生回路、8はオア囲路、9
はカフ/り、10.15dインヒビツト(9)路、11
はパターン発生回路、14嬬同期保験回路、16はカラ
/り、17は制御N路である。 特許出願人富士通株式会社 代場人弁理士玉蟲久五部 外5名
Claims (1)
- 各フレームにつ−ての端゛局フレーム同at確立り、大
tlk% マルチフレームにつ−ての信47V−ム岡期
の引込みを行なうフレーム同期方式に於iて、前記端局
フレーム同期の確立時点から前記信号フレー五同期につ
いてのエラーパルスをカウントするカウンタを有する強
制再ハンチング囲路を設け、該カウンタのカウント値が
設定値になったとき前記端局7レ一ム同期を強制的に再
ハンチングすることを4I微とするフレーム同期方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12740381A JPS5829235A (ja) | 1981-08-14 | 1981-08-14 | フレ−ム同期方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12740381A JPS5829235A (ja) | 1981-08-14 | 1981-08-14 | フレ−ム同期方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5829235A true JPS5829235A (ja) | 1983-02-21 |
Family
ID=14959121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12740381A Pending JPS5829235A (ja) | 1981-08-14 | 1981-08-14 | フレ−ム同期方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5829235A (ja) |
-
1981
- 1981-08-14 JP JP12740381A patent/JPS5829235A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4293948A (en) | Data transmission system | |
JP2861932B2 (ja) | バーストフレーム位相同期回路 | |
JPS5829235A (ja) | フレ−ム同期方式 | |
US4394758A (en) | Synchronizing unit for receiving section of PCM station | |
JPH0149062B2 (ja) | ||
JP3123805B2 (ja) | 時分割多重通信方式のフレーム同期方法 | |
JP3234758B2 (ja) | バースト同期回路 | |
JPH0614640B2 (ja) | フレ−ム同期回路 | |
JP2697421B2 (ja) | ディジタル伝送システムのフレーム同期回路 | |
JPH0134489B2 (ja) | ||
JP4227860B2 (ja) | リセット回路 | |
JP3110387B2 (ja) | マルチフレーム同期検出装置 | |
JPH08335935A (ja) | フレーム同期回路 | |
JP3411197B2 (ja) | 回線終端装置 | |
SU1429330A1 (ru) | Устройство дл выделени сигнала фазового пуска | |
SU1695511A1 (ru) | Преобразователь последовательного бипол рного кода в параллельный унипол рный код | |
JPH11239121A (ja) | ディジタル通信装置 | |
JPS6238697A (ja) | 局線信号選択回路 | |
JP2526705B2 (ja) | フレ―ム同期保護装置 | |
JP2680962B2 (ja) | フレーム同期回路 | |
JP3153975B2 (ja) | フレーム同期回路 | |
JP2549472Y2 (ja) | フレーム同期保護回路 | |
JPS6036141B2 (ja) | フレ−ム同期回路 | |
JPH0630479B2 (ja) | フレ−ム同期方式 | |
JPH0221183B2 (ja) |