JPS5826696B2 - リングカウンタの並列運転方式 - Google Patents
リングカウンタの並列運転方式Info
- Publication number
- JPS5826696B2 JPS5826696B2 JP51026297A JP2629776A JPS5826696B2 JP S5826696 B2 JPS5826696 B2 JP S5826696B2 JP 51026297 A JP51026297 A JP 51026297A JP 2629776 A JP2629776 A JP 2629776A JP S5826696 B2 JPS5826696 B2 JP S5826696B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- high level
- circuit
- shift register
- parallel operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、同期ずれが生じても同期引き込みを行い得
るよう（こしたリングカウンタの並列運転方式に関する
。
るよう（こしたリングカウンタの並列運転方式に関する
。
リングカウンタを並列に同期運転したい場合において、
たとえば、高信頼度のリングカウンタを得る場合に多数
決論理を有するリングカウンタが必要なときなどがある
が、通常リングカウンタは自走式であるため、始動時ま
たは同期列れがあった場合には、同期に引き込むことが
困難である。
たとえば、高信頼度のリングカウンタを得る場合に多数
決論理を有するリングカウンタが必要なときなどがある
が、通常リングカウンタは自走式であるため、始動時ま
たは同期列れがあった場合には、同期に引き込むことが
困難である。
この発明は、このような点にかんがみなされたもので、
シフトレジスタのハイレベル出力があらかじめ決められ
た出力端子単列に複数組中決められた所定組数があると
きのみ、シフトレジスタのデータ入力側にハイレベルの
信号を入力し、この信号を出力端子に順次シフトするよ
うにして、同期ずれが生じても、同期引き込みができる
リングカウンタの並列運転方式を提供するものである。
シフトレジスタのハイレベル出力があらかじめ決められ
た出力端子単列に複数組中決められた所定組数があると
きのみ、シフトレジスタのデータ入力側にハイレベルの
信号を入力し、この信号を出力端子に順次シフトするよ
うにして、同期ずれが生じても、同期引き込みができる
リングカウンタの並列運転方式を提供するものである。
次に、図面ｌこ基づきこの発明のリングカウンタの並列
運転方式の実施例について説明すると、第１図はその一
実施例を示すブロック図であり、この第１図の実施例は
３進リング力ウンタ３台の並列運転方式の場合を示した
ものである。
運転方式の実施例について説明すると、第１図はその一
実施例を示すブロック図であり、この第１図の実施例は
３進リング力ウンタ３台の並列運転方式の場合を示した
ものである。
この第１図において、１０はパルス列を出力する発振器
であり、この発振器１０の出力はシフトレジスタ１２，
２２．３２の各タイミング入力端子Ｔに送出されるよう
になっている。
であり、この発振器１０の出力はシフトレジスタ１２，
２２．３２の各タイミング入力端子Ｔに送出されるよう
になっている。
これらのシフトレジスタ１２，２２．３２は上記タイミ
ング入力端子Ｔ１データ入力端子ＤＩ、出力端子Ａ−Ｆ
を有するシリアルイン・パラレルアウトのシフトレジス
タであり、たとえば、第２図に示すように構成されてい
る。
ング入力端子Ｔ１データ入力端子ＤＩ、出力端子Ａ−Ｆ
を有するシリアルイン・パラレルアウトのシフトレジス
タであり、たとえば、第２図に示すように構成されてい
る。
この第２図において、１〜６はそれぞれＲＳＳフリップ
フロラ回路であり、縦続接続されており、上記データ入
力端子ＤＩがハイレベルにあるときには１．次のタイミ
ングパルスによりＲＳフリップフロップ回路１の出力は
ハイレベルになり、これが順次タイミングパルスにより
順次シフトされるようになっている。
フロラ回路であり、縦続接続されており、上記データ入
力端子ＤＩがハイレベルにあるときには１．次のタイミ
ングパルスによりＲＳフリップフロップ回路１の出力は
ハイレベルになり、これが順次タイミングパルスにより
順次シフトされるようになっている。
また、Ａ−Ｆはそれぞれ第１図のシフトレジスタ１２，
２２．３２の出力端子Ａ−Ｆに相当するものであり、タ
イミング入力端子Ｔには第１図の発振器１０からのタイ
ミング信号がインバータ８を通して導入されるようにな
っている。
２２．３２の出力端子Ａ−Ｆに相当するものであり、タ
イミング入力端子Ｔには第１図の発振器１０からのタイ
ミング信号がインバータ８を通して導入されるようにな
っている。
そして、ＲＳフリップフロップ回路１のセット入力側Ｓ
にはデータ入力が導入されるよう（こなっており、リセ
ット入力側Ｈにはインバータ７を通したデータ入力が導
入されるようになっている。
にはデータ入力が導入されるよう（こなっており、リセ
ット入力側Ｈにはインバータ７を通したデータ入力が導
入されるようになっている。
このデータ入力がローレベルになった後、タイミングパ
ルスが来ると、ＲＳフリップフロップ回路１の出力はロ
ーレベルになり、これが後続のパルスによって順次シフ
トされるようになっている。
ルスが来ると、ＲＳフリップフロップ回路１の出力はロ
ーレベルになり、これが後続のパルスによって順次シフ
トされるようになっている。
さて、ここで、再び説明を第１図に戻すと、この第１図
における１４〜１６．２４〜２６．３４〜３６はそれぞ
れのリングカウンタの出力端子であり、それぞれ上記出
力端子Ａ−Ｃに接続されている。
における１４〜１６．２４〜２６．３４〜３６はそれぞ
れのリングカウンタの出力端子であり、それぞれ上記出
力端子Ａ−Ｃに接続されている。
出力端子１６．２６．３６はそれぞれインバータ１７，
２７．３７を介してＡＮＤ回路１８゜２８．３８の各第
１の入力端に接続されており、ＡＮＤ回路１８の第２の
入力側はＡＮＤ回路３８の第１の入力側に接続され、Ａ
ＮＤ回路２８の第２の入力側はＡＮＤ回路１８の第１の
入力側に接続され、そして、ＡＮＤ回路３８の第２の入
力側はＡＮＤ回路２８の第１の入力側に接続されている
。
２７．３７を介してＡＮＤ回路１８゜２８．３８の各第
１の入力端に接続されており、ＡＮＤ回路１８の第２の
入力側はＡＮＤ回路３８の第１の入力側に接続され、Ａ
ＮＤ回路２８の第２の入力側はＡＮＤ回路１８の第１の
入力側に接続され、そして、ＡＮＤ回路３８の第２の入
力側はＡＮＤ回路２８の第１の入力側に接続されている
。
これらのＡＮＤ回路１８，２８．３８の各出力側はＯＲ
回路４０の入力側に接続され、ＯＲ回路４０の出力側は
タイムプレイ回路５０を通してシフトレジスタ１２，２
２．３２の各データ入力端子ＤＩに接続されている。
回路４０の入力側に接続され、ＯＲ回路４０の出力側は
タイムプレイ回路５０を通してシフトレジスタ１２，２
２．３２の各データ入力端子ＤＩに接続されている。
この場合、上述のように、データ入力はタイムプレイ回
路５０の出力側より直接ＲＳＳフリップフロラ回路１の
セット入力側Ｓに導入され、そのリセット入力側Ｒには
インバータ７を通して導入されるものである。
路５０の出力側より直接ＲＳＳフリップフロラ回路１の
セット入力側Ｓに導入され、そのリセット入力側Ｒには
インバータ７を通して導入されるものである。
次に、以上のように構成されたこの発明のリングカウン
タの並列運転方式の動作について第３図のタイムチャー
トを併用して説明する。
タの並列運転方式の動作について第３図のタイムチャー
トを併用して説明する。
いま、初期Ｔ。
においで、全部のシフトレジスタ１２．２２．３２がリ
セットされているとすると、当然シフトレジスタ１２，
２２．３２の出力端子Ｃの出力はローレベルにあるため
、インバータ１７．２７．３７の出力側はハイレベルに
なり、ＯＲ回路４０、タイムプレイ回路５０の出力もハ
イレベルであり、データ入力端子ＤＩはハイレベルにな
る。
セットされているとすると、当然シフトレジスタ１２，
２２．３２の出力端子Ｃの出力はローレベルにあるため
、インバータ１７．２７．３７の出力側はハイレベルに
なり、ＯＲ回路４０、タイムプレイ回路５０の出力もハ
イレベルであり、データ入力端子ＤＩはハイレベルにな
る。
これにより、次のタイミングパルスが時点Ｔ１で来ると
、シフトレジスタ１２，２２，３２の出力端子Ａがハイ
レベルになり、次のパルスで出力端子Ａ、Ｂがハイレベ
ルになり、さらにその次のパルスで出力端子Ａ、Ｂ、Ｃ
がハイレベルになる。
、シフトレジスタ１２，２２，３２の出力端子Ａがハイ
レベルになり、次のパルスで出力端子Ａ、Ｂがハイレベ
ルになり、さらにその次のパルスで出力端子Ａ、Ｂ、Ｃ
がハイレベルになる。
この出力端子Ｃがハイレベルになると、インバータ１７
，２７．３７の出力側はローレベルになり、その結果、
データ入力端子ＤＩにはローレベルの信号が入力され、
次のＴ４の時点で出力端子Ａはローレベルになり、これ
が順次シフトする。
，２７．３７の出力側はローレベルになり、その結果、
データ入力端子ＤＩにはローレベルの信号が入力され、
次のＴ４の時点で出力端子Ａはローレベルになり、これ
が順次シフトする。
時点Ｔ６で、出力端子Ｃがローレベルになると、データ
入力端子ＤＩは再度ハイレベルになり、何度もこのシー
ケンスを繰り返す。
入力端子ＤＩは再度ハイレベルになり、何度もこのシー
ケンスを繰り返す。
この場合、データ入力端子ＤＩをハイレベルにする信号
は３台のリングカウンタのうち、少なくとも２台が、出
力端子Ｃでローレベルになっている必要があり、万一、
３台のうち、１台の位相の変化が起っても、他の２台が
出力端子Ｃにおいてローレベルになった時点で次のタイ
ミングパルスにより、出力端子Ａがハイレベルになるた
め、約１サイクルの後には再度同期に引き込むことがで
きる。
は３台のリングカウンタのうち、少なくとも２台が、出
力端子Ｃでローレベルになっている必要があり、万一、
３台のうち、１台の位相の変化が起っても、他の２台が
出力端子Ｃにおいてローレベルになった時点で次のタイ
ミングパルスにより、出力端子Ａがハイレベルになるた
め、約１サイクルの後には再度同期に引き込むことがで
きる。
以上のように、この発明によれば、タイミングパルスに
よって動作するシリアルイン・パラレルアウトのシフト
レジスタのハイレベル出力があらかじめ決められた出力
端子以外に、複数組中流められた所定組数があるときに
のみシフトレジスタのデータ入力にハイレベルの信号を
入力し、この信号を出力端子に順次シフトするようにし
ているので、同期ずれが生じても、約１サイクル後には
同期引き込みを行うことができるものである。
よって動作するシリアルイン・パラレルアウトのシフト
レジスタのハイレベル出力があらかじめ決められた出力
端子以外に、複数組中流められた所定組数があるときに
のみシフトレジスタのデータ入力にハイレベルの信号を
入力し、この信号を出力端子に順次シフトするようにし
ているので、同期ずれが生じても、約１サイクル後には
同期引き込みを行うことができるものである。
第１図はこの発明のリングカウンタの並列運転方式の一
実施例を示すブロック図、第２図は同上リングカウンタ
の並列運転方式におけるシフトレジスタの構成を示すブ
ロック図、第３図は同上リングカウンタの並列運転方式
の動作を説明するためのタイムチャートである。 １〜６・・・・・・ＲＳＳフリップフロラ回路、７，８
１７．２７．３７・・・・・・インバータ、１０・・・
・・・発振ｉ、１２，２２．３２・・・・・・シフトレ
ジスタ、１８゜２８．３８・・・・・・ＡＮＤ回路、４
０・・・・・・ＯＲ回路、５０・・・・・・タイムプレ
イ回路。 なお、図中同一符号は同一部分または相当部分を示す。
実施例を示すブロック図、第２図は同上リングカウンタ
の並列運転方式におけるシフトレジスタの構成を示すブ
ロック図、第３図は同上リングカウンタの並列運転方式
の動作を説明するためのタイムチャートである。 １〜６・・・・・・ＲＳＳフリップフロラ回路、７，８
１７．２７．３７・・・・・・インバータ、１０・・・
・・・発振ｉ、１２，２２．３２・・・・・・シフトレ
ジスタ、１８゜２８．３８・・・・・・ＡＮＤ回路、４
０・・・・・・ＯＲ回路、５０・・・・・・タイムプレ
イ回路。 なお、図中同一符号は同一部分または相当部分を示す。
Claims (1)
- １ タイミングパルス（こよって動作するシリアルイン
・パラレルアウトのシフトレジスタを用い、このシフト
レジスタのハイレベル出力があらかじめ決められた出力
端子単列に複数組中決められた所定組数があるときにの
み論理手段でハイレベル信号を発生し、このハイレベル
信号をタイムプレイ回路で所定時間遅延させて上記シフ
トレジスタのデータ入力側にハイレベルの信号を入力し
、この信号を出力端子に順次シフトするようにしたこと
を特徴とするリングカウンタの並列運転方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51026297A JPS5826696B2 (ja) | 1976-03-11 | 1976-03-11 | リングカウンタの並列運転方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51026297A JPS5826696B2 (ja) | 1976-03-11 | 1976-03-11 | リングカウンタの並列運転方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52109855A JPS52109855A (en) | 1977-09-14 |
| JPS5826696B2 true JPS5826696B2 (ja) | 1983-06-04 |
Family
ID=12189383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51026297A Expired JPS5826696B2 (ja) | 1976-03-11 | 1976-03-11 | リングカウンタの並列運転方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826696B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242390Y2 (ja) * | 1981-12-04 | 1987-10-30 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240056A (en) * | 1975-09-25 | 1977-03-28 | Nippon Signal Co Ltd:The | Count value correction system of counter and its device |
-
1976
- 1976-03-11 JP JP51026297A patent/JPS5826696B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240056A (en) * | 1975-09-25 | 1977-03-28 | Nippon Signal Co Ltd:The | Count value correction system of counter and its device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242390Y2 (ja) * | 1981-12-04 | 1987-10-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52109855A (en) | 1977-09-14 |
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