JPS5825712A - 増幅回路 - Google Patents

増幅回路

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Publication number
JPS5825712A
JPS5825712A JP56122992A JP12299281A JPS5825712A JP S5825712 A JPS5825712 A JP S5825712A JP 56122992 A JP56122992 A JP 56122992A JP 12299281 A JP12299281 A JP 12299281A JP S5825712 A JPS5825712 A JP S5825712A
Authority
JP
Japan
Prior art keywords
voltage
transistor
input terminal
inverting input
feedback
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56122992A
Other languages
English (en)
Inventor
Yoichi Uehara
上原 陽一
Isao Fukushima
福島 勇夫
Hideo Nishijima
英男 西島
Yasunori Kobori
康功 小堀
Katsuhiko Goto
克彦 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56122992A priority Critical patent/JPS5825712A/ja
Publication of JPS5825712A publication Critical patent/JPS5825712A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125Discriminating pulses
    • H03K5/1252Suppression or limitation of noise or interference

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、正、負両極性のパルス状の入力信号を受け
る増幅回路に関する。
第1図に示すように、公知の直流帰遺鳳増@回路AMP
を用いて、高電圧利得の下に正、負両極性のパルス状の
入力信号V□ を増幅する場合、出力信号vOH? 1
IC−第2図に示すような逆極性のはね返り電圧が発生
する。この理由は、高電圧利得(R1/R1)設定のた
めに、抵抗R1の抵抗値が大きい。したがって、帰還回
路の時定数が比較的大きくなる。このため、第2図に点
−で示すように、出力電圧V。U、の積分出力としての
帰還電圧V  が入力信号vIN  に対して逼れた信
号l となってあられれる。したがって2例えば正極性のパル
ス状の入力信号v4 の立ち上り(バックェツジ)時に
おいて、コンデンサCのチャージにより反転入力端子に
印加、される帰還電圧V□ が正の電位を持つことにな
るため、出力電圧V。UTに負極性のはね返り電圧が発
生する。
一方、負極性のパルス状の入力信号v、N  に対して
は、上記場合とは逆に、その立ち下り(バックェツジ)
時において、コンデンサCのディスチャージにより反転
入力端子に印加される帰還電圧■Fl  が負の電位を
持つことになるため、出力電圧V。UT K正極性のは
ね返り電圧が発生する。
そして、例えば正極性の出力電圧■。。、を次段に伝え
る場合、負極性の入カパルス信勺vXN  のバックェ
ツジで発生する正極性のはね返り電圧があるため、この
はね返り電圧が次段の回路(図示せず)のロジックスレ
ッシールド電圧vLK適すると、誤動作してしまうとい
う問題が生じる。
例えば、家真用VTR(ビディオ・テープ・レコーダ)
kおけるキャプスタンサーボ回路、ディスクサーボ回路
等のサーボ回路に用いられるよ5に、磁気テープに書き
込まれたコントロール信号(パルス信4#)を受ける増
幅−゛路では、磁気ヘッドで検出された信号が必然的に
正、負両極性のパルス状の信号となるため、上記問題が
生じる。
この発明の目的は、はね返り電圧の発生を防止した増幅
回路を提供するととにある。
この発明KN’えば、増幅回路の出力端子にエミッタが
接続されたクランプ用トランジスタQ、と、反転入力端
子の電圧を受けるエミッタフォロワトランジスタQ、と
、このトランジスタQ、の工2ツタと上記トランジスタ
Q1のベースとの間に設けられ、反転入力端子と出力端
子間の直流レベルを一致させるレベルシフト回路とで構
成されたクランプ回路が直流帰遺朦増@回路に付加され
る。
以下、この発明を実施例とともに詳細に説明する。
第3図は、この発明の一実施例な示す回路図である。
非反転入力端子に入力信号vXN  が印加され、出力
端子と反転入力端子との間に抵抗R,,R。
及びコンデンサCで構成された帰還回路が設けられた公
知の直流帰還−一幅回路AMPtmおいて、出力電圧V
。UY Kはね返り電圧が発生するのを防止するために
、次の回路で構成されたクランプ回路が設けられる。
例えば、正極性の入力信号Vよ のみを次段に伝える場
合、上記増幅回路AMPの出力端子にエイツタが接続さ
れたクランプ用のnpn)ランジスタQ、が設けられる
。また、上記増幅回路AMPの反転入力端子にベースが
接続されたnpn)ランジスタQ、と、定電流源l、で
構成されたニオツタフォロワ回路が設けられる。そして
、上記トランジスタQ3のエミッタと上記トランジスタ
Qtのベースとの間には、直列形態のレベルシフトダイ
オード(又はダイオード形態のトランジスタ、を含む)
Dt−Dtが設けられる。上記ダイオードDI 、D、
に対して、定電流源I、が直列に設けられ、ダイオード
D、、D、へのバイアス電流が供給される。
この実施例回路の動作を、第4図の動作波形図を参照し
て、次に説明する。
今、非反転入力端子に正極性のパルス状の入力信号vX
)f  が印加された場合、これに応じて出力電圧V。
UTは、正の大きな電圧に変化する。したかって、その
積分出力電圧としての反転入力端子に印加される帰還電
圧V□ は、同図点−で示すように連れて変化する。ク
ランプ用トランジスタQ1のベースには、反転入力端子
の帰還電圧■FlがトランジスタQ、のベース、工建ツ
タ及びダイオードD、、D、を通して印加されている。
したがって、クランプ用トランジスタQ1はオフしてい
るため、上記のように出力電圧V。UYが立ち上る。
次に、入力信号V□ の立ち下り時において、出力電圧
V。。、がコンデンtcKチャージされた帰還電圧vF
l  より低くなると、トランジスタQ1がオンして、
約上記電圧V□ で出力電圧V。UTをクランプするの
で、前記第2図に示したような負極性のはね返り電圧が
生じない。
一方、非反転入力端子に負極性のパルス状の入力信号V
  が印加された場合、出力電圧V。U。
N が員レベルに下ろうとするので、クランプ用トランジス
タQ1が直ちにオンする。したがって、非反転入力端子
に印加される入力信号v4 が負しベルであるにもかか
わらず、非反転入力端子の帰還電圧vFI  K基づい
た電圧でクランプされることとなる。
このことより、帰還電圧V□ もはとんど変化すること
がない。これに゛より、上記負極性の入力信号の立ち下
り(バックェツジ)時において、前記第211に示した
ような正極性のはね返り電圧が発生することがない。
したがうて、上述のような正、負両極性の入力パルスに
対して、正極性の入力パルスに対応した出力電圧■。。
アのみが形成されることになるうこのことより、正極性
の入力パルスvIN  のみに応じた出力電圧■。UT
を次段の回路(図示せず)に伝えることができるから、
前述のような誤動作を結上することができる。
この実施例では、増幅回路AMPの反転入力端子の帰還
電圧vFl  をトランジスタQ1のペース。
エイツタ及びダイオードD、、D、を通して、クランプ
用トランジスタQ、のペースに印加されて。
いる。したがって、トランジスタQ、とダイオ−一ドD
、及びトランジスタQ、とダイオードD!とのペア性が
良ければ、上記帰還電圧V□ に対して、言い換えれば
、入出力直流レベルの変動。
バラツキに一款したクランプレベルにすることができる
また、上記ダイオードD、、D、へのバイアス電流11
を定電流源で形成した場合には、電源電圧+Vの変動の
影響がクランプレベルにあられれない。sらに、トラン
ジスタQ、のエミッタに定電流sl I *を設けた場
合には、トランジスタQ。
の動作電流が差の電流(II   If)K規定される
したがって、そのペース電流も、トランジスタQ、の電
流増幅率h□ の逆数に比例した定電流にすることがで
きる。例えば、上記差の電流(ItIt  )を小さな
電流値に設定すれば、そのベース電流は微小電流となつ
て、高電圧利得のために抵抗R3の抵抗値を大きくして
も、増幅回路AMPの直流帰還動作に影響を与えること
がない。
この発明は、前記実施例に限定きれない。
2つの定電流源1.、I、は、各直流電圧変動に対して
クランプレベルに!−ジンがある場合は、抵抗におきか
えることができる。
また、ベース電流を小さくするために、言い換えれば、
トランジスタQ!の電流増幅率hF1m  を大きくす
るために、ダーリント形態のトランジスタを用いるもの
であってもよい。この場合には、ダイオードD1は、2
個直列接続したものに置き替えればよい。
また、負極性のパルス状の入力信号のみを次段に伝える
場合には、トランジスタQユ 、Q、としてpnpトラ
ンジスタを用いればよい。これに従って、ダイオードD
、、D、及び定電流1.、I。
の向きを逆にすればよい。
【図面の簡単な説明】
第1図は、従来技術の一例を示す回路図、鮪2図は、そ
の動作波形図、第3図は、この発明の一実施例を示す回
路図、菖4図は、その動作波形図である。 第  1  区     第  2 図第  3 図 第  4  図

Claims (1)

  1. 【特許請求の範囲】 1、正、負両極性のパルス状の入力信号が非反転入力端
    子に印加され、出力端子と反転入力端子との闘に交流的
    電圧高利得を設定するための抵抗R1゜R8と、出力直
    流電圧を100%帰還させるためのコンデンサとで構成
    された負帰還回路を有する増幅回路において、上記出力
    端子にエミッタが接続されたクランプ用トランジスタQ
    1と、上記反転入力端子にベースが接続されたエミッタ
    フォロワトランジスタQ1と、このトランジスタQ黛の
    エミッタと上記トランジスタQ、のベースとの間に設け
    られ、これらのトランジスタQ、、Q、のベース、エミ
    ッタを通した反転入力端子と出力端子間の直流レベル差
    を精度よく制御するレベルシフト回路とで構成されたク
    ランプ回路を設けたことを特徴とする増幅回路。 λ 上記正、負両極性のパルス状の入力信号は、ビディ
    オ・テープ・レコーダにおける;ントロールトラック用
    ヘッドからの再生信号であることを特徴とする特許請求
    の範囲第1項記載の増幅回路。
JP56122992A 1981-08-07 1981-08-07 増幅回路 Pending JPS5825712A (ja)

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JP56122992A JPS5825712A (ja) 1981-08-07 1981-08-07 増幅回路

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JPS5825712A true JPS5825712A (ja) 1983-02-16

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ID=14849598

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0201429A2 (en) * 1985-05-07 1986-11-12 Fairchild Semiconductor Corporation Deglitching network for digital logic circuits
JPH0665546A (ja) * 1992-06-05 1994-03-08 Nitto Denko Corp 剥離部の構造

Cited By (3)

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Publication number Priority date Publication date Assignee Title
EP0201429A2 (en) * 1985-05-07 1986-11-12 Fairchild Semiconductor Corporation Deglitching network for digital logic circuits
JPS6258723A (ja) * 1985-05-07 1987-03-14 フエアチヤイルド セミコンダクタ コ−ポレ−シヨン デジタル論理回路用の脱疑似信号回路
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