JPS5824207A - 振動子型発振回路 - Google Patents
振動子型発振回路Info
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- JPS5824207A JPS5824207A JP12190581A JP12190581A JPS5824207A JP S5824207 A JPS5824207 A JP S5824207A JP 12190581 A JP12190581 A JP 12190581A JP 12190581 A JP12190581 A JP 12190581A JP S5824207 A JPS5824207 A JP S5824207A
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- terminal
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- 230000010355 oscillation Effects 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源投入後の発振開始時間が短かく、かつ低消
費電力の振動子型発振回路に関するものである。従来の
振動子型発振回路を第１図に示す。
費電力の振動子型発振回路に関するものである。従来の
振動子型発振回路を第１図に示す。
第１図において、Ｘｌは振動子、Ｃ８及びＣ２はコンデ
ンサ、Ｑ、はＰＭＯ８）ランジスタ、Ｑ、はＮＭＯ８）
ランジスタ、Ｒ，、Ｒ，及びＲ８は抵抗、ＶＤＤは（＋
）電源、Ｖｓｓは（−）電源、■０は出力端子であり、
ＱｌのゲートとＣ２のゲートはｘ、 、ｃ、及びＲ３の
１端に共通結線され、Ｑ、のドレインとＣ２のドレイン
はＸｌ及びＲ３の他端とＣ２の１端とｖ。
ンサ、Ｑ、はＰＭＯ８）ランジスタ、Ｑ、はＮＭＯ８）
ランジスタ、Ｒ，、Ｒ，及びＲ８は抵抗、ＶＤＤは（＋
）電源、Ｖｓｓは（−）電源、■０は出力端子であり、
ＱｌのゲートとＣ２のゲートはｘ、 、ｃ、及びＲ３の
１端に共通結線され、Ｑ、のドレインとＣ２のドレイン
はＸｌ及びＲ３の他端とＣ２の１端とｖ。
に共通結線され、Ｃ１，Ｃ２め他端はＶｓｓ に接続さ
れる。Ｑ、のソースはＲ１を介してＶＤＤにＣ２のソー
スはＲ２を介してＶｓｓにおのおの接続される。
れる。Ｑ、のソースはＲ１を介してＶＤＤにＣ２のソー
スはＲ２を介してＶｓｓにおのおの接続される。
以上の構成における動作は、ＶｏにＸｌの固有の共振周
波数に等しい周波数の信号を出力するというものである
。ここにおいて、Ｒ１及びＲ２はＶＤＤとＶｓｓ 間
に流れる電流を制限するためのものであり、Ｒ３はＱｌ
とＣ２により構成されるアンプの負帰還抵抗である。ま
た、Ｃ，、Ｃ２は発振を安定化する働きをする。振動子
Ｘ１としては水晶振動子セラミタフ振動子等がある。
波数に等しい周波数の信号を出力するというものである
。ここにおいて、Ｒ１及びＲ２はＶＤＤとＶｓｓ 間
に流れる電流を制限するためのものであり、Ｒ３はＱｌ
とＣ２により構成されるアンプの負帰還抵抗である。ま
た、Ｃ，、Ｃ２は発振を安定化する働きをする。振動子
Ｘ１としては水晶振動子セラミタフ振動子等がある。
この回路構成において、低消費電力というＣＭＯ８回路
の特徴な生かすために一般的に施す１（、及びＲ２の値
を大きくとるという方法では、Ｒ１及びＲ２を太き（と
ったことの逆効果としてＱｌとＣ２により構成されるア
ンプの出力インピーダーンスが大きくなり、電源投入後
の発振開始時間がを目的とし、電源投入時のみＲ１及び
Ｒ２の抵抗値を低下させて発振開始時間を短縮し、かつ
、発振開始以後Ｒ１及びＲ２の抵抗値を大きくして定常
状態での消費電流を低くおさえるようにしたもので、そ
の特徴は、ＰＭＯ８）ランジスタとＮＭＯ８）ランジス
タを有するＣＭＯＳインバータ回路と、その入出力端子
の間に接続される振動子とフィードバック抵抗との並列
回路と、ＣＭＯＳインバータ回路の入力端子と電源の間
及び出力端子と電源の間に各々接続されるコンデンサと
、前記ＰＭＯＳトランジスタのソースと（＋）電源の間
に挿入される第１抵抗と、前記ＮＭＯ８）ランジスタの
ソースと（−）電源の間に挿入される第２抵抗とを有す
る振動子型発振回路において、前記第１抵抗及び第２抵
抗が抵抗値制御入力端子を有する可変抵抗体で
１あり、ＣＭＯＳインバータ回路の出力端子の電圧を
判定する電圧判定回路と、セットリセット機能を有する
信号保持回路がもうけられ、該信号保持回路は電源投入
検出信号によりセットされ前記電圧判定回路の出力によ
りリセットされてその出力を前記抵抗値制御入力端子に
痰続することにより前記可変抵抗体の抵抗値を電源投入
直後は低抵抗に出力電圧レベルが所定値以上になった後
は高抵抗′に制御するごとき振動子型発振回路にある。
の特徴な生かすために一般的に施す１（、及びＲ２の値
を大きくとるという方法では、Ｒ１及びＲ２を太き（と
ったことの逆効果としてＱｌとＣ２により構成されるア
ンプの出力インピーダーンスが大きくなり、電源投入後
の発振開始時間がを目的とし、電源投入時のみＲ１及び
Ｒ２の抵抗値を低下させて発振開始時間を短縮し、かつ
、発振開始以後Ｒ１及びＲ２の抵抗値を大きくして定常
状態での消費電流を低くおさえるようにしたもので、そ
の特徴は、ＰＭＯ８）ランジスタとＮＭＯ８）ランジス
タを有するＣＭＯＳインバータ回路と、その入出力端子
の間に接続される振動子とフィードバック抵抗との並列
回路と、ＣＭＯＳインバータ回路の入力端子と電源の間
及び出力端子と電源の間に各々接続されるコンデンサと
、前記ＰＭＯＳトランジスタのソースと（＋）電源の間
に挿入される第１抵抗と、前記ＮＭＯ８）ランジスタの
ソースと（−）電源の間に挿入される第２抵抗とを有す
る振動子型発振回路において、前記第１抵抗及び第２抵
抗が抵抗値制御入力端子を有する可変抵抗体で
１あり、ＣＭＯＳインバータ回路の出力端子の電圧を
判定する電圧判定回路と、セットリセット機能を有する
信号保持回路がもうけられ、該信号保持回路は電源投入
検出信号によりセットされ前記電圧判定回路の出力によ
りリセットされてその出力を前記抵抗値制御入力端子に
痰続することにより前記可変抵抗体の抵抗値を電源投入
直後は低抵抗に出力電圧レベルが所定値以上になった後
は高抵抗′に制御するごとき振動子型発振回路にある。
以下図面により実施例を説明する。
第２図は本発明の第１の実施例であり第３図はその動作
タイミングチャートである。第２図においてＸｌ、は振
動子、Ｃ１ｌ及びＣ１２はコンデンサ、ＱｌｌはＰＭＯ
８）ランジスタ、Ｑｌ２はＮＭＯ８）ランジスタ、Ｒ１
，は抵抗、ｖ。、は発振出力端子、ＶＤＤは（−＋）電
源、Ｖｓｓは←）電源、１は可変抵抗体で２及び３はそ
の抵抗端子、４は１の抵抗値制御入力端子、５は可変抵
抗体で６及び７はその抵抗端子、８は５の抵抗値制御入
力端子、９は電圧レベル判定回路、１０はセフ） ＩＪ
セセフ付き信号保持回路で１１が１０のリセット入力端
子、１２が１０のセフ）入力端子、１３が１０の出力端
子、１４は電源投入検出手段（図示なし）から入力され
る信号の入力端子である。
タイミングチャートである。第２図においてＸｌ、は振
動子、Ｃ１ｌ及びＣ１２はコンデンサ、ＱｌｌはＰＭＯ
８）ランジスタ、Ｑｌ２はＮＭＯ８）ランジスタ、Ｒ１
，は抵抗、ｖ。、は発振出力端子、ＶＤＤは（−＋）電
源、Ｖｓｓは←）電源、１は可変抵抗体で２及び３はそ
の抵抗端子、４は１の抵抗値制御入力端子、５は可変抵
抗体で６及び７はその抵抗端子、８は５の抵抗値制御入
力端子、９は電圧レベル判定回路、１０はセフ） ＩＪ
セセフ付き信号保持回路で１１が１０のリセット入力端
子、１２が１０のセフ）入力端子、１３が１０の出力端
子、１４は電源投入検出手段（図示なし）から入力され
る信号の入力端子である。
以上の各部を次の如く結線する。
Ｑｌｌのゲート及びＣ１２のゲートと、Ｘ、、 、 Ｃ
，、、及びＲｏ、の一端を共通結線し、Ｑｌｌのドレイ
ン及びＣ１２のドレインとＸｌ、及びＲ１，の他端とＣ
１□の一端及びＶ。１を共通結線しさらにＶｇ １を９
の入力端子に接続する。Ｃ１１及びＣ１□の他端をＶｓ
ｓに、Ｑ、。
，、、及びＲｏ、の一端を共通結線し、Ｑｌｌのドレイ
ン及びＣ１２のドレインとＸｌ、及びＲ１，の他端とＣ
１□の一端及びＶ。１を共通結線しさらにＶｇ １を９
の入力端子に接続する。Ｃ１１及びＣ１□の他端をＶｓ
ｓに、Ｑ、。
のドレインを３に、Ｃ１２のドレインを７に、２をｖＤ
Ｄに、６をＶｓｓにおのおの接続する。９の出力端子を
１１に、１４を１２に、１３を４と８にそれぞれ接続す
る。
Ｄに、６をＶｓｓにおのおの接続する。９の出力端子を
１１に、１４を１２に、１３を４と８にそれぞれ接続す
る。
第３図においてＳｌはＶＤＤとＶｓｓ間の電圧レベル、
Ｓ２は１４の信号レベル、Ｓ３は１３の信号レベル、Ｓ
４はｖｏ、の信号レベルのそれぞれのタイミングチャー
トを表わしており、Ｓ４ の斜線部は発振波形の振幅を
表わしている。
Ｓ２は１４の信号レベル、Ｓ３は１３の信号レベル、Ｓ
４はｖｏ、の信号レベルのそれぞれのタイミングチャー
トを表わしており、Ｓ４ の斜線部は発振波形の振幅を
表わしている。
次にこの発振回路の動作を説明する。
可変抵抗体１及び５は抵抗値制御入力端子４及び８に高
い信号レベル（以後１Ｈ＃と呼ぶ）を入力したとき２と
３及び６と７の間の抵抗値が低い値となり、４及び８に
低い信号レベル（以後ゝＬ“と呼ぶ）を入力したとき、
２と３及び６と７の間の抵抗値が高い値となるよう°に
動作する。電圧レベル判定回路９はそれ自身閾値電圧レ
ベルを持っておりその間値電圧レベルをＶＴ９とすると
、９の入力端子にＶＴ９より高い電圧レベルを入力した
ときその出力端子に１Ｌ“を出力し、９の入力端子にＶ
Ｔ９より低い電圧レベルを入力したときその出力端子に
は１Ｈ“を出力するように動゛作する。
い信号レベル（以後１Ｈ＃と呼ぶ）を入力したとき２と
３及び６と７の間の抵抗値が低い値となり、４及び８に
低い信号レベル（以後ゝＬ“と呼ぶ）を入力したとき、
２と３及び６と７の間の抵抗値が高い値となるよう°に
動作する。電圧レベル判定回路９はそれ自身閾値電圧レ
ベルを持っておりその間値電圧レベルをＶＴ９とすると
、９の入力端子にＶＴ９より高い電圧レベルを入力した
ときその出力端子に１Ｌ“を出力し、９の入力端子にＶ
Ｔ９より低い電圧レベルを入力したときその出力端子に
は１Ｈ“を出力するように動゛作する。
信号保持回路１０はセット入力端子１２に９Ｈ“を入力
すると出力端子１３に１Ｈ“を出力し、リセット入力端
子１１にゞＨ“を入力するとそれを受けて１３がＬ“に
なり、１１ 、１２にともにゝＬ“を入力している間は
それ以前の信号レベルを１３に出力しつづけるように動
作する。１と５は第１図におけるＲ１及びＲ３と同様の
動作なす、る抵抗体であるため、Ｘ１ｔ ｐ Ｃ１ｓ
＋ Ｃ１２ｒ ＄ｔ ＋ Ｑ１２ ｒ １ ｖ ５ ＋
Ｒｔｓで構成される部分は第１図におけると同様の発
振動作をし、発振出力端子■。、には、Ｘ、１の固有の
共振周波数を有する信号を出力する。ここで、ＶＯ４０
波形の中心電圧レベル即ち直流電圧レベルをＶＴｌとす
る。電源即ちＶＤＤとＶｓｓ間に電圧を投入したとき第
３図の８２に示すように電源投入時のみ１パルス発生す
る如き信号を１４に入力すると、１０はセットされ第３
図の８３に示すように１３がゝＨ“どなる。これにより
１及び５の抵抗値が低くなり、Ｑ＋ｔとＱ１２で構成す
るアンプの出力インピーダンスが低い状態になる。この
低出力インピーダンス状態が発振回路の発振開始を誘発
し、１及び５の抵抗値の高い状態において電源を投入し
た場合よりも速く発振を開始する。この時、■０１の信
号波形は第３図の８４に示すように中心電圧レベルＶＴ
Ｉを中心にして時間の経過とともに、振幅を拡大してい
（。■ｏ１を受けるコンパレータ９のＶＴ９をＶＴＩよ
り低くとっておくことにより９の出力にはＶｏｌが （Ｖｏｌの振幅）／２≧ＶＴＩ −ＶＴ９になったとき
９Ｈ“レベルとなる。これを受けて１０はリセットされ
１３はゝＬ“となり、従って１と５の抵抗値は高い状態
となる。この高出力インピーダンス状態になっても一旦
発振を開始してしまった発振回路は発振を停止す°るこ
となく継続し、これ以後、１及び５が高い抵抗状態にあ
るがために低消費電力の発振動作状態を続ける。
すると出力端子１３に１Ｈ“を出力し、リセット入力端
子１１にゞＨ“を入力するとそれを受けて１３がＬ“に
なり、１１ 、１２にともにゝＬ“を入力している間は
それ以前の信号レベルを１３に出力しつづけるように動
作する。１と５は第１図におけるＲ１及びＲ３と同様の
動作なす、る抵抗体であるため、Ｘ１ｔ ｐ Ｃ１ｓ
＋ Ｃ１２ｒ ＄ｔ ＋ Ｑ１２ ｒ １ ｖ ５ ＋
Ｒｔｓで構成される部分は第１図におけると同様の発
振動作をし、発振出力端子■。、には、Ｘ、１の固有の
共振周波数を有する信号を出力する。ここで、ＶＯ４０
波形の中心電圧レベル即ち直流電圧レベルをＶＴｌとす
る。電源即ちＶＤＤとＶｓｓ間に電圧を投入したとき第
３図の８２に示すように電源投入時のみ１パルス発生す
る如き信号を１４に入力すると、１０はセットされ第３
図の８３に示すように１３がゝＨ“どなる。これにより
１及び５の抵抗値が低くなり、Ｑ＋ｔとＱ１２で構成す
るアンプの出力インピーダンスが低い状態になる。この
低出力インピーダンス状態が発振回路の発振開始を誘発
し、１及び５の抵抗値の高い状態において電源を投入し
た場合よりも速く発振を開始する。この時、■０１の信
号波形は第３図の８４に示すように中心電圧レベルＶＴ
Ｉを中心にして時間の経過とともに、振幅を拡大してい
（。■ｏ１を受けるコンパレータ９のＶＴ９をＶＴＩよ
り低くとっておくことにより９の出力にはＶｏｌが （Ｖｏｌの振幅）／２≧ＶＴＩ −ＶＴ９になったとき
９Ｈ“レベルとなる。これを受けて１０はリセットされ
１３はゝＬ“となり、従って１と５の抵抗値は高い状態
となる。この高出力インピーダンス状態になっても一旦
発振を開始してしまった発振回路は発振を停止す°るこ
となく継続し、これ以後、１及び５が高い抵抗状態にあ
るがために低消費電力の発振動作状態を続ける。
以上説明したように第１の実施例では、電源投入後発振
を開始するまで１及び５の抵抗値を低くすることにより
発振開始時間を短くし、また、発振開始以後の定常状態
では１及び５の抵抗値を高くすることにより低消費電力
動作を行なわせることができるという利点がある。
を開始するまで１及び５の抵抗値を低くすることにより
発振開始時間を短くし、また、発振開始以後の定常状態
では１及び５の抵抗値を高くすることにより低消費電力
動作を行なわせることができるという利点がある。
第１の実施例ではＱ＋ｔとＱ１０で構成するアンプの出
力インピーダンスを制御するものを可変抵抗体として説
明したが、第４図に示すような構成をとっても同様の効
果が生ずる。第４図において、Ｒ１８，Ｒ，２，Ｒ１，
及びＲ１，は抵抗、ＱｔｓはＰＭＯＳトランジスタ、Ｑ
１０はＮＭＯ８）ランジスタ、１５はインバータ回路で
あり、ＲｌｍとＲ１２をシリーズにＱｌｌのドレインと
ＶＤＤの間に接続し、ＱｔｓのドレインをＲ１１とＲ１
□の接続点に、Ｑｔｓ のソースをＶＤＤにそれぞれ接
続し、同様にＲ１４とＲ１，をシリーズにＱ１２とＶｓ
ｓの間に接続しＱ１４のドレインをＲ１４とＲ１，の接
続点にＱ１４のソースをＶｓｓにそれぞれ接続し、Ｑ１
０のゲートは１０の出力端子１３にＱｌｌｌのゲートは
１３を入力端子に結線したインバータ１５の出力端子に
接続する。この回路構成における動作は電源投入後１３
が１Ｈ”である間ＱＩ３とＱ１４がＯＮ状態となり、Ｒ
１，及びＲ１，を短絡し従ってＱｓｌとＱ１０ で構成
するアンプの出力インピーダンスを低下せしめ発振回路
が発振を開始した後１３が１Ｌ“になるとＱＣｓ及びＱ
１０がＯＦＦ状態となって、Ｒ１１及びＲｌＳ が生き
消費電流を低くおさえるように働く。、以上の如く第４
図の回路構成をとれば、第１の実施例と同様の効果が生
じるとともにＣＭＯＳモノリシックＩＣ化に適した構成
となる。
力インピーダンスを制御するものを可変抵抗体として説
明したが、第４図に示すような構成をとっても同様の効
果が生ずる。第４図において、Ｒ１８，Ｒ，２，Ｒ１，
及びＲ１，は抵抗、ＱｔｓはＰＭＯＳトランジスタ、Ｑ
１０はＮＭＯ８）ランジスタ、１５はインバータ回路で
あり、ＲｌｍとＲ１２をシリーズにＱｌｌのドレインと
ＶＤＤの間に接続し、ＱｔｓのドレインをＲ１１とＲ１
□の接続点に、Ｑｔｓ のソースをＶＤＤにそれぞれ接
続し、同様にＲ１４とＲ１，をシリーズにＱ１２とＶｓ
ｓの間に接続しＱ１４のドレインをＲ１４とＲ１，の接
続点にＱ１４のソースをＶｓｓにそれぞれ接続し、Ｑ１
０のゲートは１０の出力端子１３にＱｌｌｌのゲートは
１３を入力端子に結線したインバータ１５の出力端子に
接続する。この回路構成における動作は電源投入後１３
が１Ｈ”である間ＱＩ３とＱ１４がＯＮ状態となり、Ｒ
１，及びＲ１，を短絡し従ってＱｓｌとＱ１０ で構成
するアンプの出力インピーダンスを低下せしめ発振回路
が発振を開始した後１３が１Ｌ“になるとＱＣｓ及びＱ
１０がＯＦＦ状態となって、Ｒ１１及びＲｌＳ が生き
消費電流を低くおさえるように働く。、以上の如く第４
図の回路構成をとれば、第１の実施例と同様の効果が生
じるとともにＣＭＯＳモノリシックＩＣ化に適した構成
となる。
また、第１の実施例で説明したコン７くレータ９０代り
に第５図に示す如（ＣＭＯＳインノく−２回路を使用し
、ても同様の効果が得られる。
に第５図に示す如（ＣＭＯＳインノく−２回路を使用し
、ても同様の効果が得られる。
第５図においてＱ１０はＰＭＯＳトランジスタ、Ｑ＋ａ
はＮＭＯ８）ランジスタであり、Ｑ１０とＱ＋ａのゲー
トにはｖＯｌを接続し、Ｑ１０とＱ＋ａのドレインを１
０のリセット入力端子１１に接続し、Ｑ＋ｓのソースは
ＶＤＤに、Ｑｔ６のソースをＶｓｓに接続する。
はＮＭＯ８）ランジスタであり、Ｑ１０とＱ＋ａのゲー
トにはｖＯｌを接続し、Ｑ１０とＱ＋ａのドレインを１
０のリセット入力端子１１に接続し、Ｑ＋ｓのソースは
ＶＤＤに、Ｑｔ６のソースをＶｓｓに接続する。
Ｑ１５とＱ１６で構成するインバータ回路の閾値電圧Ｖ
ＴＩＯをＶＴＩより低くするためには、Ｑ１５のコンダ
クタンスｇｍを低りＱ、６のコンダクタンスｇｍを高く
とればよい。このＶＴＩＯが第１の実施例におけるＶｒ
９に相当し、回路動作は第１の実施例のそれと同様であ
る。
ＴＩＯをＶＴＩより低くするためには、Ｑ１５のコンダ
クタンスｇｍを低りＱ、６のコンダクタンスｇｍを高く
とればよい。このＶＴＩＯが第１の実施例におけるＶｒ
９に相当し、回路動作は第１の実施例のそれと同様であ
る。
本発明は発振用ＣＭＯＳインバータ回路の出力インピー
ダンスを制御するための可変抵抗体を有しているので、
発振開始時間が短かく、かつ、低消費電力でありまた、
ＣＭＯＳモノリシックＩＣ化に適しているという利点が
ある。電池駆動でかつ使用状態でのみ動作させたいよう
な計測器や、カメラの露出制御などの応用分野に利用す
ることができる。また、これを利用すればモノリシック
ＩＣのテスト時間の短縮ができる。
ダンスを制御するための可変抵抗体を有しているので、
発振開始時間が短かく、かつ、低消費電力でありまた、
ＣＭＯＳモノリシックＩＣ化に適しているという利点が
ある。電池駆動でかつ使用状態でのみ動作させたいよう
な計測器や、カメラの露出制御などの応用分野に利用す
ることができる。また、これを利用すればモノリシック
ＩＣのテスト時間の短縮ができる。
【図面の簡単な説明】
第１図は従来の振動子型発振回路の回路図、第２図は本
発明による振動子型発振回路の回路図、第３図は第２図
の回路の動作タイムチャート、第４図は本発明の別の実
施例の回路図、第５図は本発明の更に別の実施例の回路
図である。 Ｘ、、 ；振動子、 ｃｌｌｌ Ｃ＋２°；コンデンサ、 １．５；可変抵抗体、 Ｑｌｌ、Ｑｌｌ、Ｑ１３； ＰＭＯ８）ランジスタ、Ｑ
１０ 、Ｑ１０ 、Ｑ＋ａ ； Ｎ Ｍ ＯＳ ）ラン
ジスタ、Ｒ１８；抵 抗・ ９；電圧レベル判定回路、 １０；セットリセット付信号保持回路。 特許出願人 沖電気工業株式会社 特許出願代理人 ｉ弁理士 山
本 恵 − 尾３図 ５４ｒ白遡壬 朱４ 図 尾５ 図
発明による振動子型発振回路の回路図、第３図は第２図
の回路の動作タイムチャート、第４図は本発明の別の実
施例の回路図、第５図は本発明の更に別の実施例の回路
図である。 Ｘ、、 ；振動子、 ｃｌｌｌ Ｃ＋２°；コンデンサ、 １．５；可変抵抗体、 Ｑｌｌ、Ｑｌｌ、Ｑ１３； ＰＭＯ８）ランジスタ、Ｑ
１０ 、Ｑ１０ 、Ｑ＋ａ ； Ｎ Ｍ ＯＳ ）ラン
ジスタ、Ｒ１８；抵 抗・ ９；電圧レベル判定回路、 １０；セットリセット付信号保持回路。 特許出願人 沖電気工業株式会社 特許出願代理人 ｉ弁理士 山
本 恵 − 尾３図 ５４ｒ白遡壬 朱４ 図 尾５ 図
Claims (3)
- （１） ＰＭＯ８）ランジスタとＮＭＯ８）ランジス
タを有するＣＭＯＳインバータ回路と、その入出力端子
の間に接続される振動子とフィードバンク抵抗との並列
回路と、ＣＭＯＳインバータ回路の入力端子と電源の間
及び出力端子と電源の間に各々接続されるコンデンサと
、前記ＰＭＯ８）ランジスタのソースと（＋）電源の間
に挿入される第１抵抗と、前記ＮＭＯ８）ランジスタの
ソースと←）電源の間に挿入される第２抵抗とを有する
振動子型発振回路において、前記第１抵抗及び第２抵抗
が抵抗値制御入力端子を有する可変抵抗体であり、ＣＭ
ＯＳインバータ回路の出力端子の電圧を判定する電圧判
定回路と、セットリセット機興を有する信号保持回路が
もうけられ、該信号保持回路は電源投入検出信号により
セフ）され前記電圧判定回路の出力によりセットされて
その出力を前記抵抗値制御入力端子に接続することによ
り前記可変抵抗体の抵抗値を電源投入直後は低抵抗に出
力電圧レベルが所定値以上になった後は高抵抗に制御す
ることを特徴とする振動子型発振回路。 - （２）前記可変抵抗体が直列接続の２つの抵抗と、その
一方の両端にソースとドレインを接続するＭＯＳトラン
ジスタにより構成されることを特徴とする特許請求の範
囲第１項記載の振動子型発振回路。 - （３）前記電圧レベル判定回路がＣＭＯＳインバータ回
路により構成されることを特徴とする特許請求の範囲第
１項記載の振動子型発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12190581A JPS5824207A (ja) | 1981-08-05 | 1981-08-05 | 振動子型発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12190581A JPS5824207A (ja) | 1981-08-05 | 1981-08-05 | 振動子型発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824207A true JPS5824207A (ja) | 1983-02-14 |
Family
ID=14822806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12190581A Pending JPS5824207A (ja) | 1981-08-05 | 1981-08-05 | 振動子型発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824207A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111004A (ja) * | 1984-11-05 | 1986-05-29 | Nec Ic Microcomput Syst Ltd | 発振回路 |
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-
1981
- 1981-08-05 JP JP12190581A patent/JPS5824207A/ja active Pending
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| US10574181B2 (en) | 2018-05-17 | 2020-02-25 | Microsoft Technology Licensing, Llc | Circuit with shunt path |
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