JPS5823468A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5823468A JPS5823468A JP12326281A JP12326281A JPS5823468A JP S5823468 A JPS5823468 A JP S5823468A JP 12326281 A JP12326281 A JP 12326281A JP 12326281 A JP12326281 A JP 12326281A JP S5823468 A JPS5823468 A JP S5823468A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- terminals
- mounting
- holes
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体ベレット管包む封止体から引き出され
、直角に折曲げられた複数の端子をもつ半導体装置ＶＣ
閤する。
、直角に折曲げられた複数の端子をもつ半導体装置ＶＣ
閤する。
現在一般に用すられている半導体装置には、例えば、第
１＃Ａ（りの平面図、および同図（ｂ）の側面図で示す
ような、半導体ペレットヲ包む封止体１の側面から多数
の端子ｚ、２．・・・・・・が引き出され、各端子は実
装に便利なようＫｆｉぼ直角に曲げられている。このよ
うな半導体装置は、これを実装する配線基板に各端子が
入る穴があけられ、この穴に各端子をさし込むこと−Ｃ
１−実装される。このような実装法では、端子を曲げず
に伸ばしたままのものに比べ、両側の端子先端の間隔が
狭くなり、実装密度が高くできるし、また、その実装も
容易である。しかしながら、この実装方法では、配線基
板上に半導体装置などの構成部品は平面的にしか並べる
ことができず、また、実装部品が多くなればそれだけ配
線、絶縁などに要する面積が大きくなる。
１＃Ａ（りの平面図、および同図（ｂ）の側面図で示す
ような、半導体ペレットヲ包む封止体１の側面から多数
の端子ｚ、２．・・・・・・が引き出され、各端子は実
装に便利なようＫｆｉぼ直角に曲げられている。このよ
うな半導体装置は、これを実装する配線基板に各端子が
入る穴があけられ、この穴に各端子をさし込むこと−Ｃ
１−実装される。このような実装法では、端子を曲げず
に伸ばしたままのものに比べ、両側の端子先端の間隔が
狭くなり、実装密度が高くできるし、また、その実装も
容易である。しかしながら、この実装方法では、配線基
板上に半導体装置などの構成部品は平面的にしか並べる
ことができず、また、実装部品が多くなればそれだけ配
線、絶縁などに要する面積が大きくなる。
本発明の目的は、このような従来の半導体装置の欠点を
改善した実装密度の更に高めることのできる半導体装置
を提供することである。
改善した実装密度の更に高めることのできる半導体装置
を提供することである。
本発明の半導体装置は、複数の端子を有し、これらの端
子のそれぞれの一部には間隙または空孔が形成されてい
る構成を有する。
子のそれぞれの一部には間隙または空孔が形成されてい
る構成を有する。
つぎに本発明を実施例によシ説明する。第２図（ａ）、
（ｂ）はそれぞれ本発明の一実施例の平面図および側
面図である。これらの図において、封止体１０側面から
引き出されている多数の端子３，３． ・・・・・・
・の直角に折曲げ友付近に、空孔３ａ、３ａ・・・・・
・が形成されている。
（ｂ）はそれぞれ本発明の一実施例の平面図および側
面図である。これらの図において、封止体１０側面から
引き出されている多数の端子３，３． ・・・・・・
・の直角に折曲げ友付近に、空孔３ａ、３ａ・・・・・
・が形成されている。
このような本発明の半導体装置では、一つの半導体装置
の上に、端子位置を合せて同じ特性を有する他の半導体
装置の端子３の先端を、下にある半導体装置の端子の空
孔３ｍにさし込んで重ね合せ、端子相互を接続すること
により、配線基板上の実装面積を変えることなく、実装
密度を上げることができる。
の上に、端子位置を合せて同じ特性を有する他の半導体
装置の端子３の先端を、下にある半導体装置の端子の空
孔３ｍにさし込んで重ね合せ、端子相互を接続すること
により、配線基板上の実装面積を変えることなく、実装
密度を上げることができる。
なお、上記説明では、上に位置する半導体装置の端子の
屈曲角度を変えることにより、端子相互の接続をしない
で置くこともできる。
屈曲角度を変えることにより、端子相互の接続をしない
で置くこともできる。
第３図は端子に形成された空孔の他の例を示す斜視図て
あり、本例は端子屈曲部の両側にまたがり、長大の空孔
３ｂが形成されている。
あり、本例は端子屈曲部の両側にまたがり、長大の空孔
３ｂが形成されている。
８４図は、端子に形成された空隙の例を示す斜視図で、
空孔の代わりに、端子屈曲部の上部側に工学形の空Ｈ３
Ｃが形成されておシ、この空隙に、上部に重ねた半導体
装置の端子先端をさし込み接続させる。丸い空孔に比べ
固くさし込まれる特徴がある。
空孔の代わりに、端子屈曲部の上部側に工学形の空Ｈ３
Ｃが形成されておシ、この空隙に、上部に重ねた半導体
装置の端子先端をさし込み接続させる。丸い空孔に比べ
固くさし込まれる特徴がある。
第１図（ａ）、 （ｂ）はそれぞれ従来の半導体装置の
平面図および側面図、第２図（ａ）、 （ｂ）Ｆｉそれ
ぞれ本発明の−★施例の平面図および側面図、第３図は
本発明に係る端子の一例の部分斜視図、第４図は本発明
に係る端子の他の一例の部分斜視図である。 １・・・・・・封止体、２，３・・・・・・端子ｓ ３
ａ、ａｂ、、。 ・・・空孔、３Ｃ・・・・・・空隙。 納１図 ＃３図 第２図 第４図
平面図および側面図、第２図（ａ）、 （ｂ）Ｆｉそれ
ぞれ本発明の−★施例の平面図および側面図、第３図は
本発明に係る端子の一例の部分斜視図、第４図は本発明
に係る端子の他の一例の部分斜視図である。 １・・・・・・封止体、２，３・・・・・・端子ｓ ３
ａ、ａｂ、、。 ・・・空孔、３Ｃ・・・・・・空隙。 納１図 ＃３図 第２図 第４図
Claims (1)
- 複数の端子を有する半導体装置において、前記複数の端
子のそれぞれの＝部に空！Ｉｔたｉ空孔を有することｔ
−特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326281A JPS5823468A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326281A JPS5823468A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823468A true JPS5823468A (ja) | 1983-02-12 |
Family
ID=14856205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12326281A Pending JPS5823468A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823468A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238910U (ja) * | 1975-09-11 | 1977-03-18 | ||
| JPS5512440U (ja) * | 1978-07-10 | 1980-01-26 |
-
1981
- 1981-08-05 JP JP12326281A patent/JPS5823468A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238910U (ja) * | 1975-09-11 | 1977-03-18 | ||
| JPS5512440U (ja) * | 1978-07-10 | 1980-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970058407A (ko) | 표면 실장형 반도체 패키지와 그 제조방법 | |
| EP0759637A3 (en) | Semiconductor package and mounting method | |
| US5446317A (en) | Single in-line package for surface mounting | |
| JPH025495Y2 (ja) | ||
| JPS5823468A (ja) | 半導体装置 | |
| JPS62188181A (ja) | 表面取付け形コネクタ− | |
| JPH0332050A (ja) | Ｉｃパッケージ | |
| KR870002643A (ko) | 직접회로용 패케이지 | |
| JPS6118507Y2 (ja) | ||
| JPS60109337U (ja) | 集積回路パツケージ | |
| IT8320700A0 (it) | Struttura di circuito integrato a semiconduttori avente conduttori isolati. | |
| JPS58192352A (ja) | 電子デバイス用保護囲い | |
| JPH0224228Y2 (ja) | ||
| JPS5980957A (ja) | 半導体装置 | |
| JPS6016453A (ja) | 集積回路装置用パツケ−ジ | |
| JPS5927621Y2 (ja) | 印刷配線板の接続装置 | |
| JPS631431Y2 (ja) | ||
| KR890000230Y1 (ko) | 전기장판 | |
| JPH0331094Y2 (ja) | ||
| JPH0697355A (ja) | 積層型電子部品 | |
| JPS58153468U (ja) | フレキシブルプリント基板 | |
| US5380952A (en) | Integrated circuit package with stabilizer bar | |
| JPH0429586Y2 (ja) | ||
| JPS598375Y2 (ja) | 電気機器の電気部品保持装置 | |
| JPH0294689A (ja) | 印刷配線基板 |