JPS5823397A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5823397A JPS5823397A JP56121279A JP12127981A JPS5823397A JP S5823397 A JPS5823397 A JP S5823397A JP 56121279 A JP56121279 A JP 56121279A JP 12127981 A JP12127981 A JP 12127981A JP S5823397 A JPS5823397 A JP S5823397A
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- JP
- Japan
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- error
- circuit
- write
- signal
- transmitted
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算処理装置からの書込み読出し命令を受ける
、複数の分割され九メ篭りモジュールよりなる半導体主
記憶装置ＫＩＩ１する。
、複数の分割され九メ篭りモジュールよりなる半導体主
記憶装置ＫＩＩ１する。
従来、この種Ｏ記憶装置は記憶装置κ電源を投入した後
、初期診断を行なわないで、演算処理装置に＠絖され、
アク竜スされるのが普通であった。または記憶装置κエ
ラー訂正機能が有る場合には全番地にエラーチェックビ
ットを付加したａｌｌ＠０”またはａｌｌ−１１を書込
むぐらいであった。
、初期診断を行なわないで、演算処理装置に＠絖され、
アク竜スされるのが普通であった。または記憶装置κエ
ラー訂正機能が有る場合には全番地にエラーチェックビ
ットを付加したａｌｌ＠０”またはａｌｌ−１１を書込
むぐらいであった。
これは従来の記憶装置は記憶容量が小さく数Ｍバイトか
、さらに記憶装置内で独立に書込み、読出しを行なうこ
とができるメモリバンク数は１：Ｆかあっても２〜４コ
であったため、記憶装置自身の信頼度は高く、電源投入
後に故障が発生している確率はきわめて低かったからで
ある。
、さらに記憶装置内で独立に書込み、読出しを行なうこ
とができるメモリバンク数は１：Ｆかあっても２〜４コ
であったため、記憶装置自身の信頼度は高く、電源投入
後に故障が発生している確率はきわめて低かったからで
ある。
しかし、最近主記憶装置は記憶容量が犬き（なり、数１
０Ｍバイトで、メモリバンク数も８コ〜１６コを持った
複雑で高性能なハードウエア竜の大きい主記憶装置が要
求され、それにあいまって信頼性が低下している一方、
主記憶装置に対する信頼性要求はきびしいものがある、
このため電源投入後のスタート時点における故障は無視
できないものとなった。
０Ｍバイトで、メモリバンク数も８コ〜１６コを持った
複雑で高性能なハードウエア竜の大きい主記憶装置が要
求され、それにあいまって信頼性が低下している一方、
主記憶装置に対する信頼性要求はきびしいものがある、
このため電源投入後のスタート時点における故障は無視
できないものとなった。
本発明の目的は、電源投入後、記憶装置自身で初期診断
を行表う、高信頼度の記憶装置を提供するととにある。
を行表う、高信頼度の記憶装置を提供するととにある。
前記目的を達成するために本発明による記憶装置は演算
処理装置からＯＩＦ込み、読出し命令を受ける、複数の
メモリモジエールからなる半導体主記憶装置において、
電源を投入したとき診断データを全記憶番地に書込み、
その後、そのデータを請出してエラーチェックを行ない
、故障のあるメモリモジエールを検出した場合、そのメ
モリモジュール香漫をレジスタに登録し、前記演算処理
装置に報告するように構成しであるＯ 前記構成によれば信頼度は向上し、本発明の目的は完全
に達成される。
処理装置からＯＩＦ込み、読出し命令を受ける、複数の
メモリモジエールからなる半導体主記憶装置において、
電源を投入したとき診断データを全記憶番地に書込み、
その後、そのデータを請出してエラーチェックを行ない
、故障のあるメモリモジエールを検出した場合、そのメ
モリモジュール香漫をレジスタに登録し、前記演算処理
装置に報告するように構成しであるＯ 前記構成によれば信頼度は向上し、本発明の目的は完全
に達成される。
以下、図面を参照し、本発明をさらに詳しく説−する。
ｇｉｌｍは本発＠による記憶装置の一実施例を示すブロ
ック図である。
ック図である。
通常、演算部ｉｇ＋装置１からの書込み％請出し命令は
入力制御信号１７によりて主記憶装置２に転送される。
入力制御信号１７によりて主記憶装置２に転送される。
主記憶装置！！に最初に電源を投入した時、電源制御回
路３は診断スキャン回路４に診断スキャン回路４をトリ
ガするための電源ＯＮ信号１８を送出する。診断スキャ
ン回路４Ｆ！記憶部８の全記憶番地信号３２をアドレス
レジスタ回路！ＩＫ送ると共に書込み命令信号２０を書
込／読出制御回１１１３０に送る。さらに書込みデータ
１ｅが書込データレジスタ回路６に送られる。アドレス
レジスタ回路５は記憶部＄にアドレス信号２１を、書込
／読出制御回路３０は書込／読出指示信号３１を書込指
示にして送る。書込データレジスタ回路６は書込データ
２２を記憶部８とエラー訂正チェックビット生成回路７
に送り、エラー訂正チェックビット生成回路フはエラー
訂正チェックビット２３を生成する。エラー訂正チェッ
クビット生成回路７で生成されたチェックビットは記憶
部ＩＫ送られ、全番地に書込みが行なわれる。
路３は診断スキャン回路４に診断スキャン回路４をトリ
ガするための電源ＯＮ信号１８を送出する。診断スキャ
ン回路４Ｆ！記憶部８の全記憶番地信号３２をアドレス
レジスタ回路！ＩＫ送ると共に書込み命令信号２０を書
込／読出制御回１１１３０に送る。さらに書込みデータ
１ｅが書込データレジスタ回路６に送られる。アドレス
レジスタ回路５は記憶部＄にアドレス信号２１を、書込
／読出制御回路３０は書込／読出指示信号３１を書込指
示にして送る。書込データレジスタ回路６は書込データ
２２を記憶部８とエラー訂正チェックビット生成回路７
に送り、エラー訂正チェックビット生成回路フはエラー
訂正チェックビット２３を生成する。エラー訂正チェッ
クビット生成回路７で生成されたチェックビットは記憶
部ＩＫ送られ、全番地に書込みが行なわれる。
記憶部口はメモリモジュール単位に分割されており、メ
モリモジエール（０）惨、メモリモジュール（１）１０
．メモリモジュール（１り１１、メモリモジエール（３
）１２０４個から構成されている。各メモリモジュール
のエラー（例えば２ビツトエラー）ハメモリ峰ジエール
毎に独立で１ｈ６１１りのメモリモジエールに′ｔで影
響を与えない。診断スキャン回路４は記憶部８の全番地
に診断書込皐データを書込むと、次に全番地の読出し番
地信号ｓｚｔアドレスレジスタ回路５に送り、読出し命
令信号加を書込／読出制御回路３０に送って記憶部８の
全番地の読出しを行なう記憶部８からＯ読出しデータ２
４は一旦読出しデータレジスタ回路１３にストアされ、
その出力信号２５はエラー検出回路１４に送られる。エ
ラー検出回路１４では観出しデータ２Ｓのエラーチェッ
クを行ない１ビツトエラーの検出と訂正；−ド信号２７
の発生および２ビツトエラーの検出を行なう。
モリモジエール（０）惨、メモリモジュール（１）１０
．メモリモジュール（１り１１、メモリモジエール（３
）１２０４個から構成されている。各メモリモジュール
のエラー（例えば２ビツトエラー）ハメモリ峰ジエール
毎に独立で１ｈ６１１りのメモリモジエールに′ｔで影
響を与えない。診断スキャン回路４は記憶部８の全番地
に診断書込皐データを書込むと、次に全番地の読出し番
地信号ｓｚｔアドレスレジスタ回路５に送り、読出し命
令信号加を書込／読出制御回路３０に送って記憶部８の
全番地の読出しを行なう記憶部８からＯ読出しデータ２
４は一旦読出しデータレジスタ回路１３にストアされ、
その出力信号２５はエラー検出回路１４に送られる。エ
ラー検出回路１４では観出しデータ２Ｓのエラーチェッ
クを行ない１ビツトエラーの検出と訂正；−ド信号２７
の発生および２ビツトエラーの検出を行なう。
１ビツトエラシがあれば訂正コード信号２７によってエ
ラー訂正回路１６において１ビツトのエラー訂正を行な
う。
ラー訂正回路１６において１ビツトのエラー訂正を行な
う。
もし読出しデータ２ＳＫ２ビツトエラーが有ればエラー
信号！・、エラーレジスタ回路１５に送られ、メモリモ
ジエール毎に設けられたモジュールエラーレジスタに登
録される。このモジュールエラーレジスタの出力信号２
ｑは演算処理装置１へ送られる。
信号！・、エラーレジスタ回路１５に送られ、メモリモ
ジエール毎に設けられたモジュールエラーレジスタに登
録される。このモジュールエラーレジスタの出力信号２
ｑは演算処理装置１へ送られる。
エラー訂正回路１６でエラー訂正の行表われた読出しデ
ータ２８は同時に演算処理装置１へ転送される。
ータ２８は同時に演算処理装置１へ転送される。
演算処理装置１は主記憶装置の初期診断が終了した時、
主記憶装置１のどのメモリモジュールにエラーがあった
かがわかるので、そのエラーメモリモジュールを切離し
て動作を続行することができる。
主記憶装置１のどのメモリモジュールにエラーがあった
かがわかるので、そのエラーメモリモジュールを切離し
て動作を続行することができる。
本発明は以上詳しく説明したように装置の電源投入時に
装量自身で初期診断を行うことによって、短時間のうち
に主記憶装置の診断が行なえ、主記憶装置の信頼性を高
めることができる。
装量自身で初期診断を行うことによって、短時間のうち
に主記憶装置の診断が行なえ、主記憶装置の信頼性を高
めることができる。
第１図は本発明による記憶装置の一実施例を示すブーツ
ク図である。 １・・・演算処理装置 ト・・主記憶装置３・・・
電源制御回路 ４・・・診断スキャン回路５・・・ア
ドレスレジスタ回路 ６−・書込データレジスタ回路 １−・工予−訂正チェツタピット生成回路８・・・記憶
部 ９．１０．１１．１１−・メモリモジュール０．１゜２
．３ １３−・・貌出しデータレジスタ回路 １４・・・エラー検出回路 １！Ｓ−・・エラーレジスタ回路 １６−・エラー訂正回路 １７・・・入力制御信号１８
−一電源０Ｎ１０ＦＦ信号 １９・１．書込みデータ２
Ｇ・・・書込み読出し命令信号 ２１−・・アドレス信号 ２２・・・書込みデータ鵞３
・・・エラー訂正チェックビット ２４−・読出しデータ ｔＳ−・・読出しデータ２６
・・・エラー信号 ２７−・訂正コード信号意８・・
・訂正済読出データ ！９−・モジュールエラーレジスタ出力信号３０−書込
／続出制御回路 ３１−・書込／読出し指示信号 ３冨・・・番地信号 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
ク図である。 １・・・演算処理装置 ト・・主記憶装置３・・・
電源制御回路 ４・・・診断スキャン回路５・・・ア
ドレスレジスタ回路 ６−・書込データレジスタ回路 １−・工予−訂正チェツタピット生成回路８・・・記憶
部 ９．１０．１１．１１−・メモリモジュール０．１゜２
．３ １３−・・貌出しデータレジスタ回路 １４・・・エラー検出回路 １！Ｓ−・・エラーレジスタ回路 １６−・エラー訂正回路 １７・・・入力制御信号１８
−一電源０Ｎ１０ＦＦ信号 １９・１．書込みデータ２
Ｇ・・・書込み読出し命令信号 ２１−・・アドレス信号 ２２・・・書込みデータ鵞３
・・・エラー訂正チェックビット ２４−・読出しデータ ｔＳ−・・読出しデータ２６
・・・エラー信号 ２７−・訂正コード信号意８・・
・訂正済読出データ ！９−・モジュールエラーレジスタ出力信号３０−書込
／続出制御回路 ３１−・書込／読出し指示信号 ３冨・・・番地信号 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 演算処理装置からの書込み、貌出し命令を受ける、複数
のメモリモジュールからなる半導体主記憶装置に′ｓＰ
％Ａで、電源を投入したとき、診断データを全記憶番地
に書込み、その後、そのデータを続出してエラーチェッ
クを行ない、故障のあるメモリモジエールを検出した場
合、ソのメモリモジエール番号をレジスタに登鍮し、前
記演算４６１１装置に報告するように構成したことを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121279A JPS5823397A (ja) | 1981-07-31 | 1981-07-31 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121279A JPS5823397A (ja) | 1981-07-31 | 1981-07-31 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823397A true JPS5823397A (ja) | 1983-02-12 |
Family
ID=14807314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121279A Pending JPS5823397A (ja) | 1981-07-31 | 1981-07-31 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009078145A1 (ja) * | 2007-12-14 | 2009-06-25 | Kabushiki Kaisha Toshiba | 制御装置 |
-
1981
- 1981-07-31 JP JP56121279A patent/JPS5823397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009078145A1 (ja) * | 2007-12-14 | 2009-06-25 | Kabushiki Kaisha Toshiba | 制御装置 |
| US8145951B2 (en) | 2007-12-14 | 2012-03-27 | Kabushiki Kaisha Toshiba | Control device |
| JP5269810B2 (ja) * | 2007-12-14 | 2013-08-21 | 株式会社東芝 | 制御装置 |
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