JPS5823397A - 記憶装置 - Google Patents

記憶装置

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Publication number
JPS5823397A
JPS5823397A JP56121279A JP12127981A JPS5823397A JP S5823397 A JPS5823397 A JP S5823397A JP 56121279 A JP56121279 A JP 56121279A JP 12127981 A JP12127981 A JP 12127981A JP S5823397 A JPS5823397 A JP S5823397A
Authority
JP
Japan
Prior art keywords
error
circuit
write
signal
transmitted
Prior art date
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Pending
Application number
JP56121279A
Other languages
English (en)
Inventor
Isao Kimura
功 木村
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS5823397A publication Critical patent/JPS5823397A/ja
Pending legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は演算処理装置からの書込み読出し命令を受ける
、複数の分割され九メ篭りモジュールよりなる半導体主
記憶装置KII1する。
従来、この種O記憶装置は記憶装置κ電源を投入した後
、初期診断を行なわないで、演算処理装置に@絖され、
アク竜スされるのが普通であった。または記憶装置κエ
ラー訂正機能が有る場合には全番地にエラーチェックビ
ットを付加したall@0”またはall−11を書込
むぐらいであった。
これは従来の記憶装置は記憶容量が小さく数Mバイトか
、さらに記憶装置内で独立に書込み、読出しを行なうこ
とができるメモリバンク数は1:Fかあっても2〜4コ
であったため、記憶装置自身の信頼度は高く、電源投入
後に故障が発生している確率はきわめて低かったからで
ある。
しかし、最近主記憶装置は記憶容量が犬き(なり、数1
0Mバイトで、メモリバンク数も8コ〜16コを持った
複雑で高性能なハードウエア竜の大きい主記憶装置が要
求され、それにあいまって信頼性が低下している一方、
主記憶装置に対する信頼性要求はきびしいものがある、
このため電源投入後のスタート時点における故障は無視
できないものとなった。
本発明の目的は、電源投入後、記憶装置自身で初期診断
を行表う、高信頼度の記憶装置を提供するととにある。
前記目的を達成するために本発明による記憶装置は演算
処理装置からOIF込み、読出し命令を受ける、複数の
メモリモジエールからなる半導体主記憶装置において、
電源を投入したとき診断データを全記憶番地に書込み、
その後、そのデータを請出してエラーチェックを行ない
、故障のあるメモリモジエールを検出した場合、そのメ
モリモジュール香漫をレジスタに登録し、前記演算処理
装置に報告するように構成しであるO 前記構成によれば信頼度は向上し、本発明の目的は完全
に達成される。
以下、図面を参照し、本発明をさらに詳しく説−する。
gilmは本発@による記憶装置の一実施例を示すブロ
ック図である。
通常、演算部ig+装置1からの書込み%請出し命令は
入力制御信号17によりて主記憶装置2に転送される。
主記憶装置!!に最初に電源を投入した時、電源制御回
路3は診断スキャン回路4に診断スキャン回路4をトリ
ガするための電源ON信号18を送出する。診断スキャ
ン回路4F!記憶部8の全記憶番地信号32をアドレス
レジスタ回路!IK送ると共に書込み命令信号20を書
込/読出制御回11130に送る。さらに書込みデータ
1eが書込データレジスタ回路6に送られる。アドレス
レジスタ回路5は記憶部$にアドレス信号21を、書込
/読出制御回路30は書込/読出指示信号31を書込指
示にして送る。書込データレジスタ回路6は書込データ
22を記憶部8とエラー訂正チェックビット生成回路7
に送り、エラー訂正チェックビット生成回路フはエラー
訂正チェックビット23を生成する。エラー訂正チェッ
クビット生成回路7で生成されたチェックビットは記憶
部IK送られ、全番地に書込みが行なわれる。
記憶部口はメモリモジュール単位に分割されており、メ
モリモジエール(0)惨、メモリモジュール(1)10
.メモリモジュール(1り11、メモリモジエール(3
)1204個から構成されている。各メモリモジュール
のエラー(例えば2ビツトエラー)ハメモリ峰ジエール
毎に独立で1h611りのメモリモジエールに′tで影
響を与えない。診断スキャン回路4は記憶部8の全番地
に診断書込皐データを書込むと、次に全番地の読出し番
地信号sztアドレスレジスタ回路5に送り、読出し命
令信号加を書込/読出制御回路30に送って記憶部8の
全番地の読出しを行なう記憶部8からO読出しデータ2
4は一旦読出しデータレジスタ回路13にストアされ、
その出力信号25はエラー検出回路14に送られる。エ
ラー検出回路14では観出しデータ2Sのエラーチェッ
クを行ない1ビツトエラーの検出と訂正;−ド信号27
の発生および2ビツトエラーの検出を行なう。
1ビツトエラシがあれば訂正コード信号27によってエ
ラー訂正回路16において1ビツトのエラー訂正を行な
う。
もし読出しデータ2SK2ビツトエラーが有ればエラー
信号!・、エラーレジスタ回路15に送られ、メモリモ
ジエール毎に設けられたモジュールエラーレジスタに登
録される。このモジュールエラーレジスタの出力信号2
qは演算処理装置1へ送られる。
エラー訂正回路16でエラー訂正の行表われた読出しデ
ータ28は同時に演算処理装置1へ転送される。
演算処理装置1は主記憶装置の初期診断が終了した時、
主記憶装置1のどのメモリモジュールにエラーがあった
かがわかるので、そのエラーメモリモジュールを切離し
て動作を続行することができる。
本発明は以上詳しく説明したように装置の電源投入時に
装量自身で初期診断を行うことによって、短時間のうち
に主記憶装置の診断が行なえ、主記憶装置の信頼性を高
めることができる。
【図面の簡単な説明】
第1図は本発明による記憶装置の一実施例を示すブーツ
ク図である。 1・・・演算処理装置   ト・・主記憶装置3・・・
電源制御回路  4・・・診断スキャン回路5・・・ア
ドレスレジスタ回路 6−・書込データレジスタ回路 1−・工予−訂正チェツタピット生成回路8・・・記憶
部 9.10.11.11−・メモリモジュール0.1゜2
.3 13−・・貌出しデータレジスタ回路 14・・・エラー検出回路 1!S−・・エラーレジスタ回路 16−・エラー訂正回路 17・・・入力制御信号18
−一電源0N10FF信号 19・1.書込みデータ2
G・・・書込み読出し命令信号 21−・・アドレス信号 22・・・書込みデータ鵞3
・・・エラー訂正チェックビット 24−・読出しデータ  tS−・・読出しデータ26
・・・エラー信号  27−・訂正コード信号意8・・
・訂正済読出データ !9−・モジュールエラーレジスタ出力信号30−書込
/続出制御回路 31−・書込/読出し指示信号 3冨・・・番地信号 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ   壽

Claims (1)

    【特許請求の範囲】
  1. 演算処理装置からの書込み、貌出し命令を受ける、複数
    のメモリモジュールからなる半導体主記憶装置に′sP
    %Aで、電源を投入したとき、診断データを全記憶番地
    に書込み、その後、そのデータを続出してエラーチェッ
    クを行ない、故障のあるメモリモジエールを検出した場
    合、ソのメモリモジエール番号をレジスタに登鍮し、前
    記演算4611装置に報告するように構成したことを特
    徴とする記憶装置。
JP56121279A 1981-07-31 1981-07-31 記憶装置 Pending JPS5823397A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56121279A JPS5823397A (ja) 1981-07-31 1981-07-31 記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56121279A JPS5823397A (ja) 1981-07-31 1981-07-31 記憶装置

Publications (1)

Publication Number Publication Date
JPS5823397A true JPS5823397A (ja) 1983-02-12

Family

ID=14807314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56121279A Pending JPS5823397A (ja) 1981-07-31 1981-07-31 記憶装置

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JP (1) JPS5823397A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009078145A1 (ja) * 2007-12-14 2009-06-25 Kabushiki Kaisha Toshiba 制御装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009078145A1 (ja) * 2007-12-14 2009-06-25 Kabushiki Kaisha Toshiba 制御装置
US8145951B2 (en) 2007-12-14 2012-03-27 Kabushiki Kaisha Toshiba Control device
JP5269810B2 (ja) * 2007-12-14 2013-08-21 株式会社東芝 制御装置

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