JPS58220470A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58220470A JPS58220470A JP10342882A JP10342882A JPS58220470A JP S58220470 A JPS58220470 A JP S58220470A JP 10342882 A JP10342882 A JP 10342882A JP 10342882 A JP10342882 A JP 10342882A JP S58220470 A JPS58220470 A JP S58220470A
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- JP
- Japan
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- transistor
- emitter
- base
- voltage
- resistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000005669 field effect Effects 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000011084 recovery Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタのエミッタとフレフタ間にエミッ
タ接合に逆並列に高速ダイオードを接続し、ベース、工
之ツタ間に抵抗を接続してなる半導体装置に関する。
タ接合に逆並列に高速ダイオードを接続し、ベース、工
之ツタ間に抵抗を接続してなる半導体装置に関する。
トランジスタを例えばパルス幅変＄４ （ＰＷＭ）方式
によるモータ制御に用いる場合、負荷に誘導性のあるこ
とや回生動作の関係から第１図に示すようにＮＰＮ ）
ランジスタ１のエミッタからコレクタへ逆並列のダイオ
ード２が接続される。第２図に示すＰＷＭ方式のトラン
ジスタインバータにおいて、例えばトランジスタ４がＰ
ＷＭ ＃件を行うときには、そのターンオン時にダイオ
ード５の逆回復電流がコレタタミ流に重畳されるため、
トランジスタ４のターンオン損失が増加する。このター
ンオン損失を減するためにはダイオード５には高速ダイ
オードが必要で、同様に他のダイオードも高速ダイオー
ドが望ましい。−刃高耐圧トランジスタでは耐電圧特性
ならびにその安定性の向上のためＫ。
によるモータ制御に用いる場合、負荷に誘導性のあるこ
とや回生動作の関係から第１図に示すようにＮＰＮ ）
ランジスタ１のエミッタからコレクタへ逆並列のダイオ
ード２が接続される。第２図に示すＰＷＭ方式のトラン
ジスタインバータにおいて、例えばトランジスタ４がＰ
ＷＭ ＃件を行うときには、そのターンオン時にダイオ
ード５の逆回復電流がコレタタミ流に重畳されるため、
トランジスタ４のターンオン損失が増加する。このター
ンオン損失を減するためにはダイオード５には高速ダイ
オードが必要で、同様に他のダイオードも高速ダイオー
ドが望ましい。−刃高耐圧トランジスタでは耐電圧特性
ならびにその安定性の向上のためＫ。
第１図に示すようにペース、エミッタ間に抵抗３が接続
される。ところがこの抵抗３の接続は逆回復時間ｔｒｒ
を増加させるＳ！をもつ。今、第３図で二重ツタ端子Ｅ
を正、コレタタ端子Ｃを負とするトランジスタ１のエミ
ッタ接合に対する逆電圧が印加されると、電流はＥかも
ダイオード２を通じてＣへ流れるばかりでなく、Ｅから
抵抗３を通じてトランジスタ１０ベース層へ、さらに順
バイアスのベース、コレクタ間接合゛を経てＣに流れる
ため、トランジスタの逆方向電流増幅作用によりてトラ
ンジスタ内部を通じてＥからＣへ電流が流れる。つづい
てＣが正、Ｅが負の電圧が印加された場合には、たとえ
ダイオード２のｔｒｒが極めて短いとして本トランジス
タ１のベースの蓄積キャリヤによってトランジスタ１を
通じてＣからＥへ電流が流れ、結果として全体のｔｒｒ
が長くなる。
される。ところがこの抵抗３の接続は逆回復時間ｔｒｒ
を増加させるＳ！をもつ。今、第３図で二重ツタ端子Ｅ
を正、コレタタ端子Ｃを負とするトランジスタ１のエミ
ッタ接合に対する逆電圧が印加されると、電流はＥかも
ダイオード２を通じてＣへ流れるばかりでなく、Ｅから
抵抗３を通じてトランジスタ１０ベース層へ、さらに順
バイアスのベース、コレクタ間接合゛を経てＣに流れる
ため、トランジスタの逆方向電流増幅作用によりてトラ
ンジスタ内部を通じてＥからＣへ電流が流れる。つづい
てＣが正、Ｅが負の電圧が印加された場合には、たとえ
ダイオード２のｔｒｒが極めて短いとして本トランジス
タ１のベースの蓄積キャリヤによってトランジスタ１を
通じてＣからＥへ電流が流れ、結果として全体のｔｒｒ
が長くなる。
すなわちトランジスタの寄生効果がｔｒｒの増大をもた
らす。この寄生効果を防止するため、Ｃを正、Ｅを負に
した場合に同時にＢと８間に逆バイアスすることが知ら
れているが、逆バイアス用の別電源が必要となり、ベー
ス駆動回路も複雑になる欠点がある。
らす。この寄生効果を防止するため、Ｃを正、Ｅを負に
した場合に同時にＢと８間に逆バイアスすることが知ら
れているが、逆バイアス用の別電源が必要となり、ベー
ス駆動回路も複雑になる欠点がある。
本発明はこの欠点を除き、より簡単々やり方で逆並列ダ
イオードおよび抵抗接続のトランジスタの全体の逆回復
時間の増大全防止した半導体装置を提供することを目的
とする。
イオードおよび抵抗接続のトランジスタの全体の逆回復
時間の増大全防止した半導体装置を提供することを目的
とする。
この目的はトランジスタ、′：のベース、エミッタ間に
抵抗と電界効果トランジスタの主電極とを直列接続し、
その電解効果トランジスタはゲート電極がトランジスタ
のベースに接続され、かつトランジスタの工虐ツタ接合
に順電圧印加の際オン吠覇にあシ、逆電圧印加の際オフ
萩態にあることによって達成される。
抵抗と電界効果トランジスタの主電極とを直列接続し、
その電解効果トランジスタはゲート電極がトランジスタ
のベースに接続され、かつトランジスタの工虐ツタ接合
に順電圧印加の際オン吠覇にあシ、逆電圧印加の際オフ
萩態にあることによって達成される。
以下図を引用して本発明の実施例について説明する。第
４図においては、 ＮＰＮ ）ランジスタ１のベース、
エミッタ間に抵抗３のほかにヱンへンスｌ ン） 形Ｎ
＋ヤネルＩＴ （電界効果形トランジスタ）６がソー
ス電極およびドレイン電極によって接続されている。ベ
ース端子Ｂからエミッタ端子Ｅに電流が流れるときには
、Ｂに接続されたＦＢＴ６のゲートに印加される電圧に
よりＦＥＴ６はオンとなり、抵抗３がトランジスタ１０
ベース、エミッタ間のそう大抵抗として働く。一方、Ｅ
を正Ｃを負とする電圧が印加されたときｑｒｇ’ｒ６は
オフとなシ、抵抗３を遁じてＥから８へ流れる電流を阻
止するため、トランジスタ寄生効果は起ζらず、従って
ｔｒｒの増大を阻止できる。この場合ＮチャネルＭＯ８
ＦＥＴではＮ形ソースとＰ形基板との間のＰＮ接合に逆
電圧が印加されるが、その値は７ツイホイールダイオー
ドダイオード２の順電圧であるから、通常５〜６■ある
ゲート、ソース間の耐圧で十分耐えられる。
４図においては、 ＮＰＮ ）ランジスタ１のベース、
エミッタ間に抵抗３のほかにヱンへンスｌ ン） 形Ｎ
＋ヤネルＩＴ （電界効果形トランジスタ）６がソー
ス電極およびドレイン電極によって接続されている。ベ
ース端子Ｂからエミッタ端子Ｅに電流が流れるときには
、Ｂに接続されたＦＢＴ６のゲートに印加される電圧に
よりＦＥＴ６はオンとなり、抵抗３がトランジスタ１０
ベース、エミッタ間のそう大抵抗として働く。一方、Ｅ
を正Ｃを負とする電圧が印加されたときｑｒｇ’ｒ６は
オフとなシ、抵抗３を遁じてＥから８へ流れる電流を阻
止するため、トランジスタ寄生効果は起ζらず、従って
ｔｒｒの増大を阻止できる。この場合ＮチャネルＭＯ８
ＦＥＴではＮ形ソースとＰ形基板との間のＰＮ接合に逆
電圧が印加されるが、その値は７ツイホイールダイオー
ドダイオード２の順電圧であるから、通常５〜６■ある
ゲート、ソース間の耐圧で十分耐えられる。
以上述べたように、本発明はトランジスタのエミッタか
らコレクタへ逆並列に高速ダイオードを接続し、ベース
、工瑠ツタ間に抵抗を接続する場合に、抵抗を通ずる電
流によって増大するベース電流に基づくトランジスタ寄
生効果により、高速ダイオードを含めて全体としての逆
回復時間が増加する仁とを防止するため、ベース、エミ
ッタ間の抵抗に直列Ｋ ＦＢＴをソースの主電極を接続
し、ゲート電極をベースに接続することＫより、トラン
ジスタのエミッタ接合に逆電圧印加時にＦＥＴがオフ状
１１１１にすることによって、ベース電流の増大を防ぐ
もので、簡単な回路構成から々る半導体装置でＰＷＭ方
式によるモータ制御などに極めて有効に適用することが
できる。
らコレクタへ逆並列に高速ダイオードを接続し、ベース
、工瑠ツタ間に抵抗を接続する場合に、抵抗を通ずる電
流によって増大するベース電流に基づくトランジスタ寄
生効果により、高速ダイオードを含めて全体としての逆
回復時間が増加する仁とを防止するため、ベース、エミ
ッタ間の抵抗に直列Ｋ ＦＢＴをソースの主電極を接続
し、ゲート電極をベースに接続することＫより、トラン
ジスタのエミッタ接合に逆電圧印加時にＦＥＴがオフ状
１１１１にすることによって、ベース電流の増大を防ぐ
もので、簡単な回路構成から々る半導体装置でＰＷＭ方
式によるモータ制御などに極めて有効に適用することが
できる。
第１図はトランジスタに付属のダイオードおよび抵抗が
接続された半導体装置の回路図、第２図はそのような半
導体装置を用いたトランジスタインバータの回路図、第
３図は第１図の半導体装置におけるトランジスタ寄生効
果の説明図、第４図は本発明による半導体装置の一実施
例の回路図である。 ｌ・・・トランジスタ、２・・・高速度ダイオード、３
・・・抵抗、６・・・ＦＢＴ ０ 牙 １１２１ 肯３図 片 ２聞 玲４図
接続された半導体装置の回路図、第２図はそのような半
導体装置を用いたトランジスタインバータの回路図、第
３図は第１図の半導体装置におけるトランジスタ寄生効
果の説明図、第４図は本発明による半導体装置の一実施
例の回路図である。 ｌ・・・トランジスタ、２・・・高速度ダイオード、３
・・・抵抗、６・・・ＦＢＴ ０ 牙 １１２１ 肯３図 片 ２聞 玲４図
Claims (1)
- ｌ）コレクタ、エミッタ間にエミッタ接合に逆並列の高
速度ダイオードが接続され、ペース、エミッタ間に抵抗
と電界効果トランジスタの主電極とが直列接続され、該
電界効果トランジスタはゲート電極がトランジスタのペ
ースに接続され、かつトランジスタのエミッタ接合に順
電圧印加時にオフ状態にあり、逆電圧印加時にオフ状態
にあることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342882A JPS58220470A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342882A JPS58220470A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220470A true JPS58220470A (ja) | 1983-12-22 |
Family
ID=14353762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10342882A Pending JPS58220470A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567961A (en) * | 1992-08-21 | 1996-10-22 | Hitachi, Ltd. | Semiconductor device |
-
1982
- 1982-06-16 JP JP10342882A patent/JPS58220470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567961A (en) * | 1992-08-21 | 1996-10-22 | Hitachi, Ltd. | Semiconductor device |
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