JPS5821356B2 - タイミングコアによつて制御されるコアメモリ - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明はコアメモリに関し、より詳細には補助タイミン
グコアからのフィードバックを使用して複雑な許容範囲
が狭い駆動回路無しで感知および駆動時間を経済的に最
適化する小型コアメモリに関するものである。

先行技術の説明 磁心記憶装置は１つの磁化状態から別の磁化状態に選択
的に切替えられて所与のデータ条件を記憶する矩形ヒス
テリシスループ記憶コアのアレーを使用している。

データ読出しは選択コアを所与の状態に向けて切替える
ことによって行なわれる。

コアが切替わり従って十分な出力切替電圧信号を発生し
た場合それはｎ ｌ １１を記憶したと判定される。

コアが既に所与の状態にあり従って切替わらない場合そ
れはｆｌ Ｏｔｊを記憶したと判定される。

感知は周囲条件とともに切替信号が変化すること、およ
び切替信号に付随する雑音信号によって複雑になる。

駆動電流が感知巻線に結合することによって、および部
分選択駆動電流を受ける非選択コア中に誘起される不平
衡デルタ雑音から生じる雑音信号はコア出力切替信号に
対して早く発生しようとする。

振幅は読出し部分サイクルが進行する際零に向かって急
速に低減しようとする。

従って雑音は雑音信号ピーク後の時間で切替信号振幅が
まだ十分であるように十分すみやかにストローフ信号を
発生して出力切替信号の感知を指令することによって切
替信号から区別することができる。

感知は電圧閾値に関して生じ、該閾値はストローブ信号
の時間で感知巻線上に残留している雑音を区別するため
十分高くなければならずさらに有効出力切替信号がスト
ローブ信号に続く十分な時間の間閾値より上になったま
まで検出を可能にするように十分低くなけれはならない
。

駆動電流振幅の変化は雑音信号およびコア切替信号の性
質に大きな影響を及ぼす。

高１駆動電流は速い切替時間で高速ピーキング大振幅信
号を発生しようとし一方低駆動電流は長い切替時間で低
速ピーキング低振幅信号を発生しようとする。

温度変化は使用されている特定のタイプのコアの構成に
基く正確な関係で同様の効果を有する傾向がある。

従って高駆動条件に対してはストローブ時間は１駆動電
流立上り時間に対して早く生じなりれはならず閾値は大
駆動電流でも早期時間で残留する比較的大きな雑音信号
を区別するため比較的高くなければならないことがわか
る。

しかしながら早期ストローブおよび高電圧閾値によって
低駆動電流または対応する温度条件は雑音からのコア切
替信号の適正な分離を妨害し得る。

切替ピークの遅延タイミングおよび小振幅によって切替
信号がストローブの時間で基準電圧を超過できず・・１
・・をｎ ０９１として感知させることがある。

あるいは雑音は十分な時間幅および振幅のものであって
選択コアの実際のデータ状態にかかわりなく １１ ］
１１として感知されることがある。

適正な感知を確実にするためコアメモリは従来プラスマ
イナス１０〜１５％程度の許容範囲を有する高品質電流
駆動装置を使用してきた。

しばしば駆動電流は感知されたコア温度条件に応答して
変化されてコア切替特性の対応する変化に対して補償す
る。

駆動電流時間幅は最悪の場合（低駆動の条件を吸収する
ように十分長く設定しなければ；ならない。

従って高駆動条件の下では、駆動電流時間幅は必要以上
に長く従って電力を消費し部分的に選択されたコアが必
要以上に長い間外乱電流を受ける。

不明の要約 駆動電流振幅および温度の変化に対して非常に適応性の
ある本発明によるコアメモリは、データ記憶コアのアレ
ーおよび選択データ記憶コアとほぼ同じ振幅の駆動電流
を受けるように結合されたタイミングコアを備えている
データ記憶スタック、タイミングコアの切替信号電圧出
力を感知しタイミングコアが駆動電流によって切替えら
れた際それに対応するフィードバック切替信号を発生す
るように結合されたタイミングコア感知回路、電流指令
信号に応答してコアを１つの磁化状態から別の磁化状態
に切替えるのに十分な振幅の電流で選択データ記憶コア
およびタイミングコアを１駆動するように結合された電
流駆動回路、およびアドレスおよびデータ指令およびフ
ィードバック切替信号に応答して選択データ記憶コアを
切替えるのに必要な電流指令信号を発生するタイミング
および制御回路を備えている。

さらに本発明によればタイミングコアの出力信号の１／
２は選択データコアの出力切替信号から減算される。

その差は零と比較されて電圧ピーク等のフィードバック
切替信号中の特定の時間点で出力データ状態を判定する
。

記憶装置が熱化して温度変化に遭遇した際駆動電流を厳
密に制御して切替信号特性を固定基準電圧閾値およびス
トローブ時間に固定的に整合させる代わりに、切替信号
は広い限界内で変化するこさができ安価な感知回路は実
際の信号条件に応答してストローブ時間、閾値基準電圧
レベルおよび駆動電流時間幅を最適化する。

選択データコア出力切替信号からフィードバック切替信
号の１／２を減算することによって、零ボルトの固定基
準に対してデータコア出力切替信号を比較する簡単なハ
ードウェアが容易になる一方実際の瞬時コア切替特性に
従って基準閾値が実際に調整される。

フィードバック信号のピーク検出は動的に変化する実際
の条件に対してストローブ時間を最適化し実際の切替信
号特性に応答して１駆動電流時間幅を制御することによ
って不必要な電力の消費が避けられる。

詳細な説明 本発明の好適な実施例を添付図面を参照して以下説明す
る。

第１図において、選択的相補データ記憶コアを有してい
るデータ処理装置１０の特定の実施例は、ＦＲＯＭＩ
６の形式の５１２ワード×３２ビツトデーク記憶装置を
備えている状態シーケンサ１４に結合された選択的相補
データ記憶装置１２゜ＦＲＯＭ１６からのデータ出力を
受けて記憶するように結合された命令レジスタ１８、お
よび命令レジスタ１８によって受けられ記憶された３２
ビツトの４つを受けて解読するように結合された命令デ
コーダ（解読器）２０を備えている。

１メガヘルツ対称クロック発生装置２２はその負に向か
う縁で命令レジスタ１８にロードし高すなわち論理・・
１■の状態にある間５００ナノ秒だけ後で５００ナノ秒
間命令デコーダ２０を作動させるように結合されている
。

外部的に発生してもよい装置リセット信号５Ｒ８Ｔは命
令レジスタ１８を零にリセットすることによって状態シ
ーケンサ１４を始動させる。

これによって所定の零アドレスがＦＲＯＭｌ ６に与え
られ該ＦＲＯＭはそれに応答して出力ＤＯ〜Ｄ３１を発
生する。

クロック信号ＩＣＫの次の負の遷移で命令レジスタ１８
はＰＲＯＭ１６からの３２ビツト出力をロードし線ＰＡ
Ｄ〜ＰＡ３上でＦＲＯＭｌ６に新規のアドレスを与える
。

同時に命令デコーダ２０は命令レジスタ１８による４ビ
ツト■ＤＯ〜ＩＤ３出力を解読し１メガヘルツクロック
信号の続く高遷移中５００ナノ秒パルスとして１６解読
出力信号の１つを出力する。

本実施例において、デコーダ出力１０を不動作条件とし
て使用して１５条件のみが実際に出される。

さらに符合命令の２つのみが本実施例で実現されている
。

命令■１は条件マルチプレクサ３０を作動するのに使用
され命令■２はオアゲート３２を介してデータ記憶装置
１２にパルスサイクル開始入力を発生するのに使用され
、該オアゲートは命令レジスタ１８から直接非パルスす
なわち連続サイクル開始信号を受けることができる。

クロック信号の次の高−低遷移の際命令レジスタは新し
いセットのデータをロードしＦＲＯＭＩ ６に新規のア
ドレスを与える。

オアゲ゛−ト３４は命令レジスタ１８の出力からの対応
するアドレスビットおよび条件マルチプレクサ３０から
のデータ出力信号を受ける一方ＰＲＯＭＩ ＆に最下位
アドレスビットＡＯを出力することによって条件付き分
岐の実現を可能にする。

条件付き分岐はこうして状態シーケンサがＦＲＯＭｌ６
に偶数アドレスを与えるようにすることによって実行さ
れる。

条件マルチプレクサ３０の出力が論理ＩＩ ０１１であ
る場合その命令が実行される。

しかしながら条件マルチプレクサ３０の出力が論理ＩＩ
ｌ ｎである場合オアゲート３４は自動的に次のアド
レスを増分し続く命令が実行される。

例えばＦＲＯＭｌ６に与えられた次のアドレスが場所６
４であり条件マルチプレクサ３０が論理・・１・・出力
を与えた場合アドレス６５が実際にＰＲＯＭ１６に与え
られる。

装置の動作を容易にするためデータ処理装置１０に備え
られている他の周辺回路にはデータ記憶装置１２からの
データとして利用可能な出力の発生の際データ記憶装置
１２からの出力データをランチするデ゛−クラッチ３６
がある。

ランチ３６の出力はＣ１１入力を介して条件マルチプレ
クサ３０に戻される。

データ記憶装置はオリ用できるデータ、アドレスオーバ
フローを出力し電源落ちも各々条件マルチプレクサ３０
の入力信号ＣＩ２〜Ｃ１４を介して状態シーケンサ１４
に戻されることに注意されたい。

ＤＯおよびＤＡ高出力さらに外部装置に対して利用でき
るようにされ該外部装置はインクフェースアドレスレジ
スタ４０およびインタフェースマルチプレクサ４２およ
び条件マルチプレクサ３０を介してデータ処理装置１０
と連絡してもよい。

モジュロＮプリスケーラ−すなイつちカウンタ４４は計
数しようとするパルスを含んでいる入力信号を受は計数
する間にオーバーフローすると条件マルチプレクサ入力
Ｃ１５に最大カウント信号を出力する。

カウンタ４４は装置リセット信号によってリセットして
もよい。

カウンタ４４のカウント状態の数は特定の用途に基き、
１例としてそれは電力計軸の回転を表わすパルスを受は
カウンタ４４からの各最大カウント出力が１キロワット
時の電気エネルギーを表わすよ°うにブリスケールカウ
ントを発生してもよい。

データ記憶装置１２はそれ自体の内部アドレスカウンタ
を有しており時間幅力月５００ナノ秒の読出し／書込み
サイクルで動作する小型の２５６×１コアメモリとして
実現するのが都合が良い。

データ記憶装置１２に対するハウスキーピング接続線に
は電源からの８ボルト非調整入力から抵抗で分割された
３ボルトを受けるパワー検出入力がある。

入力が選択閾値以下に落ちた場合データ記憶装置１２は
電源落ち出力を発生し、該出力は条件マルチプレクサの
入力Ｃ１４に接続されて電源落ちが差し迫っていること
を警告しデータ記憶装置１２を安全な状態にし従ってデ
ータ記憶装置が低パワー条件から作動不可能になった際
記憶サイクルは遮断されない。

電源落ち出力は外部装置にも与えられて該装置に電源落
ちが迫っていることを警告してもよい。

用途によっては外部装置は装置ポインタまたはデータパ
ラメータを使用してもよくこれは遮断に先立ってインク
フェース回路を介して装置１０に与えられてデータ記憶
装置１２に記憶され従ってこれらのポインタおよびパラ
メータまたは他のデータは電源落ち間隔中データ言ヒ憶
装置１２の持久コア記憶装置によって保持されてもよい
。

十分なパワーが再び発生した際外部装置はデータ記憶装
置１２からこのデータを検索して電源落ち遮断が生じた
点でそれ自体を再び始動させてもよい。

データ記憶装置１２に対する＋５ボルト■ＣＣ入力は基
本パワーを与えアース接続線は電源回路を完成する。

０１マイクロフアラド・コンデンサは端子ＣＯとＣ１の
間に接続されて内部電圧ブースティング回路によって使
用されパワー抵抗接続線ＲＰは５オーム抵抗を介して接
地されてデータ記憶装置１２のコアスタックで使用され
る駆動電流を制御する。

データ記憶装置１２のアクティブ制御接続線にはアドレ
スオーバフロー出力ＡＯＶがあり該出力は内部アドレス
カウンタが２５５の最大カウントになっておりオーバフ
ローしようとしていることを指示する。

ＡＯＶはオーバフローラッチから発生され該ラッチも磁
気フィードバック・タイミングパルスＭＦＴが記憶読出
しまたは書込み部分サイクル開始に関して６００ナノ秒
内で発生できなかった場合６００ナノ秒タイムアウト信
号によってセットされる。

ＡＯＶはアドレス作動信号ＡＥによってクリアされるま
で記憶動作サイクルを抑止する。

Ａ、 ＯＶはカウントσ〒を作動して最終記憶場所をア
クセスする際ＣＩの立上りの約６５０ナノ秒後に作動す
る。

データとして利用可能な出力はデータがＤＯ比出力読出
され安定化されて外部で使用するために利用できること
を指示するパルス出力を発生する。

ＤＡの立上りは読出し、読出し相補または書込み記憶ア
クセスサイクルがサイクル開始入力信号百了によって開
始された後７００ナノ秒を下らずに発生する。

ＤＡは内部データストローブ信号に時間関連しており有
効データがＤＯで現イつれてから４０ナノ秒後にアクテ
ィブになりサイクルの残りの時間中アクティブなままに
なっている。

それはＣＩの立上りからＤＡの立下りまで１３５０ナノ
秒の最大時間でサイクルパルスＥＯＣの内端によって終
了される。

Ｄｏは読出しサイクル中デニタ出力を発生し書込みサイ
クル中データ入力を受ける双方方向接続線である。

入力データは立上りＣＩ後２００ナノ秒以内に有効でな
ければならずＤＡの立上りの１０ナノ秒後まで有効なま
までなければならない。

出力テ゛−タは信号ＤＡの立上りの発生より４０秒ナノ
秒前、■の立上りの６５０ナノ秒後に有効であり汀の立
下りの２０ナノ秒後まで有効なままである。

読出しおよび書込み入力は符号化された組合せで動作し
データ記憶装置１２に対して４つの動作サイクルの１つ
を選択する。

ＲＤ＝ＯおよびＷＴ＝１は読出しサイクルを指令し、Ｔ
（Ｄ＝１およびＷ〒二〇は書込みサイクルを指令する。

ｊ「Ｅ−。およびＷＴ＝Ｏはデータがアドレスされた記
憶場所から読出され相補され相補形式で出力ＤＯで与え
られ次いで相補形式で選択されたアドレス場所に再記憶
される。

読出し相補サイクルを指令する。ＲＤ＝１ 、ＷＴ＝１
はアドレスカウンタは増分されるがデータ動作は何ら生
じないアドレス増分サイクルを指令する。

ＲＤおよびＷＴはＣＩの立上りの１００ナノ秒前に有効
でなければならずその後３００ナノ秒間有効なままでな
ければならない。

チップ作動ＣＥは電源降下条件を制御しアクティブな場
合データ記憶装置１２の所要の構成要素が動作パワーを
受けるようにしよってデータ記憶装置をデータサイクル
指令を受けるアクティブ状態にする。

パワー検出回路、ＡＥ受信回路、アドレスオーバフロー
回路およびチップ作動回路のみがＣＥ二１電源降下状態
中アクティブなままである。

アドレスカウンクデークは電源降下状態中に失われＣＥ
の始動の際再記憶されなければならない。

さらにＣＢの立上りおよび第１アクテイブ入力信号の間
で５００ナノ秒の時間間隔が必要である。

入力ＣＴは現記憶サイクルの終わりまたはアドレス歩進
サイクルの始めで増分されるように内部アドレスカウン
タを作動するカウント作動入力である。

ＣＴはＣＩの立上りの１００ナノ秒前に有効でなければ
ならず少なくとも３００ナノ秒間有効なままでなければ
ならない。

ＡＥはアドレス入力ＭＡＯ〜ＭＡ７を内部アドレスカウ
ンタ中にロードさせるアドレス作動入力でありまたアド
レスオーバフロー信号ＡＯＶをリセットする。

信号ＡＥは２００ナノ秒の最小幅を有していなければな
らない。

アドレスカウンタはＡＥの立下りによって、あるいはＡ
Ｅがサイクル開始時間でアクティブなままである場合は
内部記憶ビジー信号ＢＵＳＹの立上りによってランチさ
れる。

アドレス入力信号はＡＥの立下りの２００ナノ秒前に肯
定されて安定しＡＥ後１００ナノ秒間有効なままでなけ
ればならない。

サイクル開始信号面はデータ記憶装置がチ゛ノブ作動さ
れビジーでない場合データ記憶動作サイクルを開始し１
００ナノ秒の最小時間幅を有していなけれはならない。

単サイクル動作に対してＣＩは１０００ナノ秒の最大幅
を有している。

６丁がアクティブなままである限りデータ記憶装置１２
はＣＥまたはＡ、 ＯＶによって不作動にされるまで連
続してサイクルする。

本実施例において、データ処理装置１０に対する全入力
指令は条件マルチプレクサ３０を介して入れられなけれ
ばならない。

状態シーケンサ１′４は１６の利用できる指令を逐次サ
ンプリングし１つがアクティブであるとわかつ、・”′
７際に応答することによってこれらの指令に応答する。

これらの条件入力をサンプリングするためのプログラム
を表１に示す。

装置のリセットによって強制されるアドレス場所０から
始まってシーケンサは条件マルチプレクサ３０を作動す
るように働く命令状態■１および条件ＣＯを試験するよ
うに働く条件状態ＯでＦＲＯＭ１６人カアドレヌカアド
レス２る１条件人力ＣＯが成立しなければシーケンサは
アドレス場所２に実際に歩進しそれから進行してアドレ
ス場所４に歩進するとともにＣ１人力を試験する。

しかしながらＣＯ指令入力がアクティブである場合シー
ケンサはアドレス場所２よりも場所３に歩進する。

アドレス場所３はＣＯ指令に応答するためのサブルーチ
ンの第１命令をそこに記憶するＦＲＯＭアドレス場所６
４に対する分岐命令を含んでいる。

実例として、入力指令ＣＯはアドレス場所０〜１の２ビ
ツトの内容をアドレス場所４〜５の２ビツトの内容に加
算してアドレス場所４〜６でその結果を記憶するように
データ処理装置１０を指令してもよい。

入力指令ＣＯがアクティブでない場合シーケンサは指令
人力Ｃ１に対して試験するアドレス２にシーケンスされ
る。

入力Ｃ１が成立しない場合ＦＲＯＭアドレス４はアドレ
ス６に対して分岐させ入力Ｃ２に対する試験を行なう。

しかしながら人力Ｃ１がアクティブである場合シーケン
サはＰＦｔＯＭアドレス５に実際に行き該アドレスは指
令入力Ｃ１に対応するサブルーチンの初期動作に対して
分岐させ該サブルーチンは本実施例ではアドレス場所１
２８に位置した読出し入力バイトルーチンであってもよ
い。

入力Ｃ１は例えば内部インターフェースアドレスレジス
フ４０によって指示されたアドレス場所から始まって８
ビツトのデータを外部装置に対して読出すようにデータ
処理装置１０を指令してもよい。

データ記憶装置１２ データ記憶装置１２は第２図に示すように単一のデュア
ルインラインパンゲージのハイブリッド回路として組立
てられている。

データ記憶装置１２は主シリコンチップ１１４、コアア
レー１１６および従属シリコンチップ１１８で構成され
ている。

主チップ１１４および従属チップ１１８は主チツプ上で
はオプション選択入力Ｏ８は接地されており従属チップ
上ではＯ８入力は＋５ボルトに接続されてそれを従属チ
ップとして形成しているこさ以外は同一である。

Ｏ８入力は実際は３状態論理入力であり接続されずにお
かれた場合それは単チツプ構成でチップを形成しこれは
２５６コアアレー１１６ではなく６４コアアレーのみを
駆動することができる。

主チップ１１４はＸ駆動およびシンク、データ記憶装置
アドレスレジスタの４つの最下位ビットおよび記憶動作
に対するタイミングおよび制御の大部分を与える。

従属チップは主にＸ駆動線に対する駆動およびシンク回
路およびデータ記憶装置アドレスレジスタの最上位４ビ
ツトを与える。

第３図は矩形ループ磁気データ記憶コア１３０の１６Ｘ
１６アレーを備えているコアアレー１１６を示す。

簡単にするためコア整列している２重へリングボーン（
魚骨形）のコアパターンを示すのに十分な数のコアのみ
を実際に示した。

第３図は説明を容易にするため相当量の駆動および感知
回路も示している。

この外部駆動および感知回路は実際はコアアレー１１６
上ではなく主および従属チップ１１４，１１８内に位置
しており、これは記憶コア１３０、タイミングコア１３
２および２つの電流分割抵抗１３４，１３６を備えてい
る。

コアは１３ミルの外径および公称２３０ ミＩＪアンペ
アの全、駆動電流を有するアムペックス社１３２３−Ｃ
型コアである。

電流駆動機構はＸ駆動線に関し最も良く示されている。

各Ｘ駆動線ＸＯ〜Ｘ１５はそれに関連してコレクタを＋
５ボルトに接続しエミッタを関連したＸ７駆動線に接続
した駆動トランジスタ１４０およびコレクタを関連した
駆動線に接続しエミツタを５オーム電流制御抵抗ＲＰを
介して接地したシンクトランジスタすなわち切替装置１
４２を有している。

切替トランジスタ１４０，１４２に対するベース入力は
デコーダに接続されており、該デコーダはデータ記憶装
置１２のアドレスカウンク内に記憶されたアドレスに応
答して所与のＸ駆動線に関連した１対の切替装置を選択
し、さらに内部読出しまたは書込み指令信号に応答して
、駆動トランジスタ１４０あるいはシンクトランジスタ
１４２を選択して選択、駆動線を介して流れる電流の方
向を制御する。

各Ｘ駆動線の駆動接続端はさらに電流分割抵抗１４４を
介して抵抗バス１４８に接続され反対端は共通バス１５
０で共に接続されている。

読出し部分サイクル中駆動電流は下達のようにそれが１
６の抵抗１４４を介してＸ駆動線の駆動端に流れる際１
６分割される態様で抵抗バス１４８に与えられる。

選択Ｘ駆動線で１／１６の電流は選択シンクトランジス
タ１４２を介しパワー抵抗を介してＪ′−スに流れる。

しかしながら他の１５の非選択Ｘ駆動線では電流は反対
端に向かって流れそこで共通バス１１５で蓄積され選択
Ｘ駆動線を介して逆すなわち右から左の方向で流れてそ
れに関連した抵抗を介して１／１６駆動電流に合流して
対応するシンクトランジスタ１４２およびパワー抵抗を
介してアースに流れる。

書込み部分サイクル中、電流の流れは１駆動トランジス
タ１４０をオンにして反対方向になっており線ＸＯ等の
選択Ｘ駆動線の駆動端を＋５ボルトに接続し駆動端から
反対端に向かって電流を流す。

この電流の１／１６は関連した駆動抵抗１４４を介して
抵抗バス１４８に流れる。

反対端で選択Ｘ、駆動線を介して左から右に流れる電流
は共通バス１５０に達した際１５選選択Ｘ駆動線１５経
路に分割される。

この分割された電流は右から左へ反対方向で各非選択Ｘ
駆動線を介して流れ次いで関連した駆動抵抗１４４を介
して抵抗バス１４８に流れる。

全部の電流はこうして抵抗バスに集められる。

従って駆動機構は各々の場合の駆動電流が１５の非選択
Ｘ７駆動線間で等しく分割され逆方向で非選択１駆動線
を介して戻るようにして選択方向で選択Ｘ駆動線を介し
て駆動電流を送るように作動することが明らかである。

Ｘ駆動線に対する駆動機構はＸ駆動線に対する７駆動機
構より複雑に見えるが電気的に同一である。

しかしながらコアの方向は異なるＸ１駆動線に対して変
化するので線の駆動端はコア１３０のアレーの異なる側
に物理的に位置していなければならない。

例えばＹＯ駆動線は左下から右上に向けられているコア
を結合させその、駆動軸およびシンクトランジスタ１７
０ 、１７２をアレーの底部に位置させている。

ＹｌおよびＸ２駆動線に対してコアは反対方向に向けら
れ１駆動およびシンクトランジスタはアレーの上部にあ
る。

各々の場合各Ｙ駆動線の駆動端は駆動抵抗１７４を介し
て抵抗バス１７６に結合されており反対端は全部の反対
端をそれに接続させて共通バス１７８に接続されている
。

読出し部分サイクル中、駆動線ＹＯに対するトランジス
タ１７０等の選択Ｙ駆動切替装置はオンにされて電流を
送り選択駆動線を＋５ボルトに結合しそれを介して駆動
電流を送る。

この駆動切替電流の１／１６は関連した駆動抵抗１７４
を介して抵抗バス１７６に送られる。

実際の部分選択コア駆動電流を構成する切替電流の残り
の１５／１６は選択駆動線を介して共通バスに送られそ
こで１５経路に分割され電気的に反対方向で１５非選択
Ｙ駆動線を介して共通端から駆動端に送られそこで関連
した駆動抵抗１７４を介して抵抗バス１７６に送られる
。

こうして全部の駆動切替電流は抵抗バス１１６に蓄積さ
れる。

抵抗バス１７６は電流分割抵抗１３４，１３６の一方の
側に接続し、電流の１／１６は抵抗１３４を介して送ら
れ実際のコア駆動電流に整合する電流の１５／１．６は
抵抗１３６およびコアアレー中のコア１３（Ｂ＝同一で
あるタイミングコア１３２土の２巻巻線１８０を介して
送られる。

巻線１８０を介して送られた後駆動電流は前述のように
Ｘ抵抗バス１４８に接続され、それから１５経路に分割
されて反対方向で非選択Ｘ駆動線を介して共通バス１５
０に送られ次いで選択Ｘ駆動線を介して読出し方向でそ
れに関連したシンクトランジスタに送られ次いで電流制
御抵抗ＲＰを介してアースに送られる。

タイミングコアの巻線１８０上の２巻はその７駆動特性
をＸおよびＹ方向でアレー中の選択コアを介して流れる
１駆動電流の２つの通路に整合させ従ってタイミングコ
ア１３２は選択コアと同じ起磁力を受ける。

従ってタイミングコアは選択コア吉正確に平行して切替
わる。

書込み部分サイクル中選択Ｘ７駆動装置は選択Ｘ、駆動
線を＋５ボルトに接続し、コア、駆動電流は選択Ｘ駆動
線を介して左から右に送られ全切替駆動電流は上述のよ
うに抵抗バス１４８に集められる抵抗バス１４８はタイ
ミングコア１３２の巻線１８０に接続し書込み電流は巻
線１８０を介して読出し電流と反対の方向で流れて再び
タイミングコア１３２を切替える。

駆動電流は電流分割抵抗１３４．１３６を介してＹ抵抗
バス１１６に流れる。

Ｙ抵抗バスでそれは１６の経路に分割され全電流の１５
／１．６は非選択Ｙ１駆動線の、駆動端に送られ次いで
それを介して反対方向で共通Ｙバス１７８に送られる。

この点から電流が集められ書込み方向で駆動線ＹＯ等の
選択Ｙ駆動線を介して選択Ｙシンクトランジスタ１７２
に送られ次いで電流制御抵抗ＲＰを介してアースに送ら
れる。

この駆動機構は多くの非常に重要な利点を有している。

第１に全部の駆動およびシンク接続線は駆動線の１つの
端にあり反対端は単に共に接続されている。

従って各駆動線について外部回路に対するただ１つの接
続線がある。

さらに各駆動線は１駆動トランジスタを介して＋５ボル
トに、またはシンクトランジスタを介してアースに向か
って選択的に接続される。

これらのトランジスタは飽和またはほぼ飽和されてその
両端の電圧降下および結果の電力損失を排除または低減
する。

従来のデコーディングダイオードはその両端の関連した
電圧降下およびそれにおける電力損失と共に完全に排除
されている。

これらの電圧降下の排除は＋ボルト電源からの単一の電
流でＸおよびＹの両、駆動線を駆動するのを容易にし、
電力損失の排除は高い電源電圧が使用されなければなら
ないため駆動チップによって浪費されなければならない
電力を大幅に低減する。

ＸおよびＹ１駆動電流の接続は駆動回路の電流需用を１
／２だけ低減し別々の駆動電流の各々かはかの場合なら
ば＋５ボルト電源から個別に発生されると仮定すると駆
動電流の全電力消費は１／２だけ低減される。

同時に非選択１駆動線を介して流れる逆電流は非選択コ
アで選択駆動線を介して流れる部分選択電流を部分的に
打ち消す。

例えばコアｘｏ、ｙｏが選択された場合コアＸ１．ＹＯ
は部分選択Ｙ１駆動電流を受は該電流は非選択Ｘ駆動線
Ｘ１中の反対方向に流れる部分Ｘ駆動電流によって１／
１５を打ち消される。

従って非選択コアは従来のコアメモリスタックにおける
ように全部の部分選択駆動電流ではなく部分選択駆動電
流の１４／１５のみを受ける。

この部・分打ち消しは動作マージンを大幅に改良する。

部分選択駆動電流は十分大きくなることができ従来のコ
アメモリにおいては部分的に選択されたコアは動作を始
めるが本発明装置においては部分打ち消しは非選択コア
によって実際に受けられる部分選択電流を低減し動作を
防止するのになお十分であり得る。

これらの増加したマージンは従来のコアメモリにおいて
見られる電流源のように正確な駆動電流の制御を行なう
ことができない単チツプ半導体駆動回路の使用を容易に
する。

増幅器１９０は駆動電流フィードバックを与えて駆動電
流の振幅を安定化するのを助ける。

差動増幅器１９０は駆動電流振幅を表わすパワー抵抗Ｒ
Ｐの電圧を電圧基準ＶＲと比較してその差に比例する負
のフィードバック信号ＶＤＣＲＥＦを出力する。

この負のフィードバック信号はアクティブシンクトラン
ジスタ１４２または１７２のペース電流をそのどちらが
オンの場合でも制御し駆動電流の振幅を制御するのに使
用される。

電圧基準信号ＶＲは温度補償されて２５℃まで約０．６
２５ボルトで一定に留まりその後１℃轟たり約０．２４
係の率で落ちる。

感知回路は雑音打ち消しクロスオーバーを何ら含んでい
ないという点で従来のコアメモリ感知回路と異なってお
り読出し部分サイクル中コア切替信号に対して単極性出
力を発生するような態様でコアアレーを介して貫通され
ている。

すなわち全部の読出しコアは感知線出力ＳＡで正電圧を
誘起し感知線出力ＳＡで負電圧を誘起する。

さらに従来のコアメモリにおいて感知線および平行駆動
線はその間を通っている直交すなわちＸ駆動線によって
分離されて誘導結合された駆動電流雑音を低減する。

しかしながら本発明装置においてはＹ駆動線および関連
した感知線は同時に貫通されてコアアレーの小型寸法お
よび感知線巻線構成に固有の雑音打ち消しの特徴ゆえに
経費を低減することができる。

タイミングコア１３２はその上に巻かれた第２の１巻巻
線を有している。

この巻線１９２はコア１３０のアレー内の選択コアに対
する感知巻線ＳＡ、ＳＡの１巻結合に対応する。

従って巻線１９２の出力は記憶部分サイクル中選択され
切替えられたコアによって受けられる出力切替信号を可
能な限り厳密に追尾する。

巻線１９２の出力は１対の１００オーム抵抗１９４，１
９６によって分割される。

こうして巻線１９２の出力の１／２は抵抗１９６を介し
て感知巻線のＳＡ端子に、感知巻線を介してそのＳＡ端
子に、次いで５０オーム抵抗２００を介して増幅器１９
８の負端子に延長する経路で差動増幅器１９８の入力端
子にかかつて与えられる。

こうして選択コアのコア切替電圧はタイミングコア１３
２に対する反対極性を有する巻線１９２のコア切替電圧
の１／２と直列に与えられる。

従って１が読出された場合感知増幅器１９８の入力に与
えられる正味信号は正極性を有するコア切替出力信号の
１／２である。

他方選択コアが切替わらない場合感知増幅器１９８の入
力に与えられる信号は負極性を有するコア切替出力信号
の１／２である。

コア切替出力信号の振幅が温度や駆動電流等の要因とと
もに変化する際信号振幅は相当に変化し得るが感知増幅
器１９８の入力に与えられる読出し１および読出し０正
味または差切替信号はなおＯボルトになったままであり
正信号は選択コアの切替を表わし負電圧は選択コアの非
切替を表わす。

従って零ボルトは１または０の選択コア出力を検出する
ための最適感知閾値点のままである。

選択コア切替信号からタイミングコア切替信号の１／２
を減算した結果の効果は変化するコア切替信号条件に応
答して感知電圧閾値を動的に調整することである。

同時に実際の閾値はＯボルト差、すなわち大きな安定度
で実現するのが非常に容易な閾値のままである。

感知増幅器１９８の出力は識別器２０４に差動的に与え
られ該識別器は１および０切替信号出力の間を識別しス
トローブタイミング信号を受けた際それに従ってデーフ
ランチ２０６をセットする。

第３図には示されていないがストローブタイミング信号
は巻線１９２からのタイミングコア出力切替信号に応答
して発生することもできる。

従ってストローブ信号は最大の雑音防止のためにコア切
替信号の実際のピークで発生してもよい。

実際のコア切替信号を追尾することによって、温度や７
駆動電流等の要因とともにコア切替信号特性が変化する
にもかかわらずストローブ信号のタイミングを最適化す
ることができる。

分流切替トランジスタ２１２を備えている分流回路２１
０は書込み部分サイクル中０を書込む（コアを切替えな
い）際に作動される。

０を書込もうとする際選択ＹアドレスのＹシンクトラン
ジスクはオンにされるが対応するＸ駆動トランジスタは
オンにされない。

その代わりに分流トランジスタ２１２がオンにされてＸ
共通バス１５０を＋５ボルトに接続する。

この点から電流が分かれて逆方向で１６の非選択Ｘ駆動
線全部を介してかつ関連した駆動抵抗１４４を介してＸ
抵抗バス１４８に送られる。

この点から電流は書込み方向でタイミングコア１９２を
切替える。

この点から電流は書込み方向でタイミングコア１９２を
介して流れてＹ抵抗バス、１７６に対して次の読出し部
分サイクルに備えてタイミングコア１９２を切替える。

この点から電流は書込み部分サイクルに対して通常のＹ
電流路に従う。

電流は駆動抵抗１７４を介して１５非選択駆動線の駆動
端に流れ次いで逆方向で反対端の共通バス１７８に流れ
る。

この点から電流は書込み駆動方向で選択Ｙ、駆動線を介
してそれに関連したＹシンクトランジスタ１７２に流れ
次いでパワー抵抗ＲＰを介してアースに流れる。

この態様で選択コアはただ１つの部分選択電流を受は該
電流は部分的に打ち消され選択コアは０を書込もうとす
る際切替わらない。

同時にタイミングコア巻線１８０はその巻線を介して部
分選択電流を受は該電流は次の読出しサイクルに備えて
それを切替える。

第４図において、データ記憶装置１２に対して読出しお
よび書込み制御を行なうサイクル開始および主制御回路
を示す。

データサイクルは外部サイクル開始信号が作動された際
ナンドゲ−１−４００の出力での信号ＧＯの肯定で開始
し、アドレス歩進信号Ａ、ＤＤＡＤＶ、アドレスオーバ
フロー信号ＡＯＶＬ、サイクル終了信号ＥＯＣおよびリ
セット信号Ｒ８Ｔは全て論理・・１ガになっている。

これらの作動信号は前の記憶サイクルが終了し記憶装置
が信号６丁の肯定で開始される新しいサイクルを開始す
る準備ができている状態を定める。

新しいサイクルを開始する信号ＧＯはピーシラッチ４０
２をセットし該ランチはサイクル終了信号ＥＯＣまたは
装置リセット信号Ｒ８Ｔによってリセットされるまで記
憶サイクルを通じてセ゛ノドされたままになっている。

ビジー信号の立上りは読出しランチ４０６をセットする
ように接続されているナンドゲ゛−１−４０４の出力で
６０ナノ秒パルスを発生する。

読出しラッチ４０６は信号Ｒ，ＥＡＤを出力し該信号は
読出し部分サイクルを実際に行なうように電流駆動装置
および関連した回路を指令する。

磁気フィードバックタイミング信号ＭＦＴはタイミング
コア１３２の出力巻線１９２からの出力切替信号を出力
切替信号の公称最大ピーク電圧の約１０係に設定された
閾値と比較することによって発生される。

従って信号ＭＦＴはタイミングコア切替信号が１０％閾
値より上に上昇した際に立上りを有しタイミングコア切
替信号電圧がこの１０％閾値より下に落ちた際立下りを
有する。

ＭＦＴの立下りの発生の際２つの反転ゲートは４０ナノ
秒の遅延を与え次いで読出しラッチ４０６をリセットし
て読出し部分サイクルを終了する。

４０ナノ秒遅延によって、選択コアが読出し方向で完全
に切替えわれて後読の書込み部分サイクルの始めに対し
て均等な完全に切替えられた磁束状態を与えることが確
実になる。

読出し信号の立下りは書込みラッチ４１０をセントする
ナントゲート４０８で６０ナノ秒パルスを発生する。

書込みラッチ４１０は書込み出力信号を発生し該信号は
オンになって書込み部分サイクルを続行するように電流
駆動装置を指令する。

書込みう゛フチ４１０はタイミングコア１３２が後読の
書込みサイクル中だがさらに４０ナノ秒遅延されること
なく切替わる際に該コアによって発生される磁気フィー
ドバンクタイミング信号によってオフにされる。

６００ナノ秒タイマ４１２は読出しサイクルまたは書込
みサイクルの各々の発生によって作動されタイムアウト
信号ＴＯを発生し該信号は磁気フィードバックタイミン
グ信号が６００ナノ秒以内に読出しランチ４０６および
書込みランチ４１０をリセットしない場合その両ラッチ
をリセットするこれによって、何らかの理由でタイミン
グコア１３２が感知されて磁気フィードバックタイミン
グ信号を発生する出力切替信号を発生しない場合駆動回
路に損傷を与え得る電流駆動装置ランナウェイ状態が防
止される。

記憶装置がサイクルされる極く最初の時間にタイミング
コアは出力切替信号を発生する適正な状態にないことが
あることがイつかるだろう。

他の時間でも入出力指令の誤用、大きな雑音信号その他
の欠陥が磁気フィードバンクタイミング信号に干渉する
ことがある。

データゲートラッチ４１４は装置入力読出し指令信号Ｒ
Ｄに応答してデータ入力ゲート信号ＤＩＧおよびその相
補、データ出力ゲート信号ＤＯＧを発生する。

カウントランチ４１６は入力カウント作動信号ＣＴがサ
イクル開始信号ＧＯと共に肯定された場合記憶サイクル
の完了の際にアドレスカウンタの増分を可能にするよう
にセットされる。

肯定されるとカウント信号は信号ＣＴが肯定されずにサ
イクルの始めで信号ＧＯが低くなるまでう゛ノチされる
。

ナントゲート４１８は書込み制御信号ＷＩ（ＩＴＥの立
下りで発生する１００ナノ秒パルスとしてサイクル終了
信号ＥＯＣを発生する。

この同じ時間間隔中ナントゲート４２０はカウントパル
ス信号ＣＴＰを肯定し該信号は信号Ｃ０ＵＮＴによって
作動された際記憶サイクルの終りでアドレスカウンタを
実際に増分する。

あるいはナントゲート４２２はＷＴおよびＲＤの肯定が
データ動作が何ら生じないアドレス歩進記憶サイクルを
指令した際記憶サイクルの始めで信号ＣＴＰを肯定する
。

１対のナンドゲ−１−４２４および４２６は双対チップ
構成で主チップから従属チップに発生されたカウントパ
ルス信号を与える。

第５図において、信号ＧＯによってパルスされている間
読出しおよび書込み信号の同時肯定によってセットされ
るように結合されている反転ラッチ５０４を備えている
反転回路５０２を示す。

反転ランチはサイクル終了信号ＥＯＣまたはリセット信
号Ｒ８Ｔによってリセットされるように結合されている
。

反転回路５０２はデータラッチ２０６から真および相補
データの両方を受はリセットされた際は真のデータをデ
ータ記憶ランチ５０４に送りセントされた際はリセット
および相補データをデータランチ５０４に送る。

データラッチ５０４はナントゲート５０６を介してＤＯ
出力端子を駆動するように結合されており該ナンドゲ゛
−トはさらにテ゛−タ出力ゲ゛−ト信号ＤＯＧによって
作動されなければならない。

またデータラッチ５０４はナンドゲ゛−ト５０８がデ゛
−タ入カゲ゛−トストロープ信号ＤＩＧ、ＳＡＳおよび
ラッチ５１０からの相補出力の同時発生によって作動さ
れた際ナントゲート５０３からのＤＯデータ端子から入
力データを受けるように結合されており該ラッチ５１０
は６０ナノ秒だけ遅延されたＳＡＳによってセットされ
信号ＥＯＣまたはＲ８Ｔによってリセットされるように
結合されている。

オーバフローラッチ５１２は信号Ｃ０ＵＮＴか感知増幅
器ストローブ信号ＳＡＳと同時に存在する場合記憶装置
が使用されている特定の１または２チツプ構成に対して
アドレスカウンタが一杯になっている際ナンドゲ゛−ト
５１４の出力によってセットされるように結合されてい
る。

ラッチ５１２はさらに６００ナノ秒タイムアウト信号Ｔ
Ｏによってリセットされるように結合されている。

アドレスラッチ５１２はアドレス作動信号ＡＥによって
リセットされるように結合されている。

分流回路５２０は＋５ボルトに接続されベースをアンド
／１７’−トｓ ２４によって駆動している駆動トラン
ジスタ５２２を備えており、該アンドゲートはデータラ
ッチ５０４がデータビット０が書込まれることを指示し
た際書込みサイクル中駆動トランジスタ５２２をオンに
する。

アンドゲート５２４は信号ＳＬによって２チツプ構成の
従属チップ上で不作動にされる。

駆動方向制御回路５２８はＸ駆動Ｙ駆動、Ｘシンクおよ
びＹシンク駆動制御信号を作動して読出し部分サイクル
が進行中か、書込み部分サイクルが進行中か、および所
与のチップが単チツプ構成、従属構成または主構成にな
っているかに従って電流方向駆動装置を適正にオンにす
る。

主チツプ上の、ノアゲート５３０は主チップから従属チ
ップに選択作動信号【百を送って従属チップ士で１駆動
選択出力を作動する。

同様に反転ゲート５３２は主チップから従属チップに信
号Ｓ／Ｋを送って書込み部分サイクルが進行中か否かを
指示するように接続されている。

従属チップ上では方向制御回路のみがパワー作動されゲ
ート５３０および５３２は電源降下状態のままであり不
作動である。

方向制御回路５２８はさらにＸシンク信号あるいはＸシ
ンク信号が真のとき常に電流作動信号ＣＦｔＥＮＡを発
生するノアゲート５３４を備えている。

第６図はアドレス記憶装置６０２のブロック図であり、
該記憶装置は６ビツトカウンタ、Ｘマトリックス切替装
置６０４．Ｘ−Ｘマトリックス切替装置６０５、および
端子オプション選択信号Ｏ８に応答して主、従属、およ
び単チツプ制御信号を発生するオプション選択回路６０
８として実現されている。

単チツプ構成においてアドレスカウンタ６０２は６つの
アドレス信号ＡＯ〜Ａ５を受ける。

主構成においてはアドレスカウンタはアドレス信号ＡＯ
〜Ａ３を受は従属構成においては最上位アドレス信号Ａ
４〜Ａ１を受ける。

異なる構成を吸収するためアドレスカウンタ６０２が２
チツプ構成に対して１または最大カウントを場所０〜３
に記憶した場合０〜３ＦＵＬＬ信号がアクティブになり
、アドレスカウンタ６０２が単チツプ構成で使用するた
め６つの記憶場所Ｏ〜５全部に論理・・１・・最大カウ
ントを記憶した場合０〜５ＦＵＬＬ信号を発生する。

カウンタ６０２はカウントパルス信号Ｃ下下によって増
分され信号ＢＵＳＹによって作動された際アドレス作動
信号ＡＥに応答して外部アドレス信号をロードされるよ
うに結合されている。

デコーダ６１２，６１４は各々マトリックス切替装置６
０４．６０５に対する３つのアドレス入力信号を解読す
る。

デコーダ６１４はマルチプレクサ６１６を介してアドレ
ス入力を受けるように結合されて該マルチプレクサは単
または双対チップ構成に応答してデコーダ６１４に対し
てアドレス信号を適正に向ける。

単チツプ構成においてはＸマトリックス切替装置６０４
は８つのＸ駆動線を、駆動しＸ−Ｘマトリックス切替装
置６０５は８つのＹ駆動線を駆動することがわかるだろ
う。

主チツプ構成においては両マドＩＪソクス切替装置６０
４，６０５は１６のＸ駆動線を駆動し従属構成において
は両マトリックス切替装置６０４および６０５は１６の
Ｙ駆動線を駆動する。

電圧ブースティング回路６２０は端子ＣＯ２Ｃ１で外部
コンデンサを使用して電流駆動切替装置によって使用す
るためｖＣＣ入力電圧を８ボルトにブースティングする
。

電圧ブースティング回路はデータ記憶装置１２がビジー
状態にあり従属チップ上で作動されていない間のみ作動
される。

電圧基準回路６２２はチップ作動信号ＣＥに応答して主
チツプ上でのみ作動され電圧基準信号ＶＲを発生し、該
基準信号は電流調整装置６２４によって主チップおよび
従属チ゛ノブの両方で使用されてアクティブＸまたはＹ
シンク切替装置に与えられるベース電流を制御して選択
コアを介して流れる。

駆動電流の振幅を制御する。電圧基準信号ＶＲは２５℃
まで約０．６１２５ボルトで一定に留まり次いで１２５
℃まで１対箇たり０．２４ ％の率で低減するように制
御される。

第８図はパワー検出入力信号ＰＤが閾値電圧以下に落ち
た際パワーフラグ出力信号を発生するように動作するパ
ワー検出回路８０２を示す。

リセット回路８０４はチップ作動信号ＣＢが無くパワつ
がオンのとき記憶リセット信号Ｒ８Ｔを発生するように
動作する。

第９図において、チップ作動信号ＣＥに応答して主およ
び従属チップの両方上で作動する従属回路９０２を備え
ている２つの＋５ボルトパワ一分配回路を完全に示す。

第２パワー分配回路９０４は信号ＣＢおよびＳＬに応答
して主チツプ上でのみ作動して従属チップ上ではなく主
チツプ上でパワーを受ける回路に＋５ボルトを分配する
。

従属ｖＣＣ基準５ＶＣＣは第８図のリセット回路８０４
に送られてパワー・オン・リセットを実現しこれによっ
て直流電源が安定するまでリセット信号が終了しないこ
とが確実になる。

第１０図は電圧ブースティング回路６２０、電圧基準回
路６２２、電流調整回路６２４および駆動シンクマトリ
ックス切替装置６０４の例をより詳細に示す。

また第１０図は書込み信号中１駆動電流が公称の９０係
を越えた際に信号Ｗでを発生し読出しサイクル中駆動電
流が公称値の９０％を越えた際に信号ＲＣを発生する磁
気フィードバック回路作動回路６５０も示す。

電流調整装置は基準電圧をＲＰパワー抵抗の電圧と比較
して信号ＶＤＣＲＥＦを発生し、該信号は抵抗電圧が基
準電圧を越えて選択同期駆動トランジスタのベースから
ベース供給電流を流出させた際トランジスタ６５２に電
流を導通させよってパワー抵抗の電圧が基準電圧に整合
するまでコア駆動電流を低減する。

第１図において、感知増幅器１９８は選択コア出力切替
信号とタイミングコア出力切替信号の１／２間の差を表
わす差感知信号を受けて増幅する。

増幅器または識別装置２０４は増幅された差信号を受は
ランチ２０６が感知増幅器ストローブ信号ＳＡＳによっ
て作動された際ランチ２０６を１つの状態または別の状
態にセットさせて感知データを反映する。

２つの相補信号ＤＡＴＡおよびＤＡＴ、Ａ ＣＯＭＰ
は選択反転回路によって使用するための出力として取ら
れる。

磁気フィードバンク回路７０２は第１１図の曲線ＫＡお
よびＫＢで示したような２つの増幅切替信号を発生する
ことによってタイミングコア出力切替信号に応答する。

曲線ＫＡは曲線ＫＢに対して負のオフセットを有してい
るが大きな利得を有し曲線ＫＢに対してわずかに遅延さ
れている。

従って曲線ＫＡは点１３０２で曲線ＫＢより上に上昇し
て感知増幅器ストローブ信号ＳＡＳの立上りを定める。

時間１３０４で曲線ＫＡの振幅は曲線ＫＢの振幅より下
に落ちて信号ＳＡＳを終了する。

再び第７図において、入力差動増幅器７０４はタイミン
グコア感知巻線のＴＡおよびＴＡ端子からタイミングコ
ア切替信号を受ける。

増幅器７０４は電流源７０６および１対の差動増幅器ト
ランジスタ７０８，７１０を備えている。

トランジスタ７０８のコレクタは抵抗７１２および負荷
抵抗７１４を介して＋５ボルトに接続されている。

同様にトランジスタ７１０のコレクタは抵抗７１６およ
び負荷抵抗７１８を介して５ボルトに接続されている。

３つの抵抗７２０，７２１および７２２は負荷抵抗７１
４，７１８の間に直列に接続されている。

抵抗１２１の中心は交流仮想アースであり従って抵抗７
２１および７２２は交流分圧器回路として動作して負荷
抵抗７１８での利得に対して点Ｂでの利得を低減しよっ
て交流利得を低減している。

抵抗１１６は交流利得を低減することなく負荷抵抗γ１
８および点Ｂに対して直流電圧降下を与える。

従って曲線ＫＡに与えられた時間遅延以外は第１１図の
曲線ＫＡおよびＫＢに対応する電圧が点ＡおよびＢで得
られる。

抵抗７２０，７２１゜７２２および７１６は点Ｂで感知
される公称ピーク切替信号振幅の約１０係に等しい直流
オフセット電圧を点Ａに与え点Ｂでの信号増幅より１，
２倍大きい信号増幅を点Ａで与えるように選択される。

ストローブ比較装置７３０は点ＡおよびＢから信号を受
けそれらを各々点ＫＡおよびＫＢで係数Ｋによって増幅
し次いでトランジスタ１３２で比較して感知増幅器スト
ローブ信号ＳＡＳを発生する。

コンデンサ７３４は点ＫＡで信号をわずかに遅延して第
１１図のような電圧波形を点ＫＡおよびＫＢで発生する
ように動作する。

信号ＲＣは駆動電流が公称振幅の９０％以上であり読出
し部分サイクルが進行中である際感知増幅器ストローブ
を作動する。

第２ストローブ比較装置７４０はその入力の極性を逆に
して書込みサイクル中に発生する負極性切替信号に応答
することを可能にしていること以外は比較装置７３０と
同じである。

結果のＷＳＡＳ出力信号はＭＦＴを発生して書込み部分
サイクル中駆動電流をオフにするように動作する。

ＷＳＡＳは信号ＷＣによって作動され該信号ＷＣはそれ
が書込み部分サイクル中に発生すること以外はπでと同
様である。

磁気フィードバック回路の代用例１１５０を第１２図に
示す。

回路１１５０は２つの閾値検出装置１１５２および１１
５４および１００ナノ秒タイマ１１５６を備えている。

閾値検出装置１１５２は読出しサイクル中動作して読出
し部分サイクル切替出力信号Ｒ，Ｃ８Ｗを発生し、該信
号は正タイミングコア出力信号が信号ＶＴＲによって公
称ピーク切替電圧の約１０％と定められた閾値レベルを
越えている限りアクティブなままである。

閾値電圧検出装置１１５４は入力極性が逆になって書込
み部分サイクル中に発生する負出力電圧切替信号を受け
ること以外は検出装置１１５２と同一である。

書込みコア切替出力信号ｗｃｓｗは。アンドゲート’１
１５５ｇよびナンドゲ−１−１１６０に送られ該ゲート
は信号ＲＣ８Ｗも受けてＲＣ８Ｗあるいはｗｃｓｗの立
下りで６０ナノ秒パルスＭＦＴを発生して記憶部分サイ
クルを終了する。

１００ナノ秒タイマ１１５６は読出し部分サイ・クル中
のみ作動してＲＣ８Ｗの立上りの１００す、ノ秒後に感
知増幅器ストローブ出力信号ＳＡＳを発生する。

信号ＳＡＳはＲＣ８Ｗの立下りで終了する。

固定タイミングピーク検出装置１１５６は実際・のピー
クを感知する回路のように正確に切替信号ピークに追政
しないが切替信号の立上り上の１０％点に対するその応
答性によって実際の切替条件に対する時間調整が可能に
なり適当な精度が得られる。

同時に磁気フィードバックタイミング信号ＭＦＴは切替
信号の立下り上の好適な１０％点に対してより正確に応
答し回路は幾分簡単である。

第１３図はタイミングコア切替信号が幾分かつ積分され
ているさらに別の磁気フィードバンク回路装置１１８０
を示す。

負のオフセットが積分装置に与えられ従ってその出力は
切替信号ピークで微分出力信号を越える。

比較装置は積分出力信号の振幅が微分出力信号の振幅を
越えた際信号ＳＡＳを発生する。

信号ＭＦＴはＳＡＳの立下りでパルスとして発生される
。

フィードバックタイミング信号発生回路を備えているコ
アメモリの種々の装置を当業者が本発明装置を製造して
使用することができるように説明したが、本発明はそれ
に限定されるものではないことを理解されたい。

従って特許請求の範囲内のいずれの変更例や同等の装置
も本発明の範囲内に含まれると考えられるべきである。

【図面の簡単な説明】

第１図は本発明による磁気フィードバックタイミングを
使用している状態シーケンス装置およびデータ記憶装置
を有しているデータ処理装置を示すブロック図、第２図
は第１図のデータ記憶装置のブロック図、第３図は第１
図のデータ記憶装置用のコアアレーの概略図、第４図は
第１図のデータ記憶装置用の制御論理回路のブロック図
、第５図は第１図のデータ記憶装置用の選択データ反転
回路を備えている制御論理回路の１部の概略図、第６図
は第１図のデータ記憶装置用のアドレスカウンタ１．駆
動およびデコーダ回路のブロック図および概略図、第７
図は第１図のデータ記憶装置用の感知増幅器および磁気
フィードバック回路のブロック図および概略図、第８図
は第１図のデータ記憶装置用のリセットおよび電源落ち
検出回路の概略図、第９図は第１図のデータ記憶装置用
の選択的作動電源回路の概略図、第１０図は第６図の駆
動回路の概略図、第１１図は第１図のデータ記憶装置用
のピーク検出装置の動作を示す２つの電圧波形の図、第
１２図は本発明による磁気フィードバック回路の代用例
、第１３図は本発明による磁気フィードバック回路の別
の代用例を示す。 図中、１０・・・・・・データ処理装置、１２・・・・
・・選択的相補データ記憶装置、１４・・・・・・状態
シーケンサ、１６・・・・・・ＰＲＯＭ、１８・・・・
・・命令レジスタ、２０・・・・・・命令デコーダ、２
２・・・・・・クロック発生装置、３０・・・・・・条
件マルチプレクサ、３６・・・・・・データラッチ、４
０・・・・・・インクフェースアドレスレジスタ、４２
・・・・・・インタフェースマルチプレクサ、４４・・
・・・・プリンスクーラー。

Claims (1)

1. 【特許請求の範囲】 １ データ記憶コアのアレーと選択データ記憶コアとほ
   ぼ同じ振幅の駆動電流を受けるように結合されたタイミ
   ングコアとを備えているデータ記憶スタックと、上記タ
   イミングコアの切替信号出力を感知して上記タイミング
   コアが上記駆動電流によって切替えられた際それに対応
   するフィードバック切替信号を発生するように結合され
   たタイミングコア感知回路と、電流指令信号に応答して
   上記コアを１つの磁化状態から別の磁化状態に切替える
   のに十分な振幅の電流で選択データ記憶コアおよび上記
   タイミングコアを、駆動するように結合された電流駆動
   回路と、アドレスおよびデータ指令および上記フィード
   バック切替信号に応答して選択データ記憶コアを切替え
   るのに必要な電流指令信号を発生するタイミングおよび
   制御回路とを備えていることを特徴とするタイミングコ
   アによって制御されるコアメモリ。 ２、特許請求の範囲第１項に記載のコアメモリにおいて
   、上記タイミングおよび制御回路は基準電圧を発生する
   基準回路と上記フィードバック切替信号を上記基準電圧
   と比較し記憶部分サイクル中上記フィードバック切替信
   号の振幅が上記基準電圧以下になった際磁気フィードバ
   ックタイミング信号を発生するように結合された比較装
   置とを備えており、上記タイミングおよび制御回路はさ
   らに記憶部分サイクル中上記磁気フィードバックタイミ
   ング信号の発生の除コア駆動電流時間幅を決定するよう
   に結合されていることを特徴とする上記コアメモリ。 ３ 特許請求の範囲第２項に記載のコアメモリにおいて
   、上記基準電圧は２５℃でのピークフィードバックタイ
   ミング信号電圧の約２０係に設定されていることを特徴
   とする上記コアメモリ。 ４ 特許請求の範囲第１項、第２項または第３項に記載
   のコアメモリにおいて、さらに、選択データコアのデー
   タコア出力切替信号を感知しストローブ信号の発生の際
   上記データコア出力切替信号の状態を指示するデータ状
   態を記憶するように結合されたデータコア感知回路を備
   えていることを特徴とする上記コアメモリ。 ５ 特許請求の範囲第４項に記載のコアメモリにおいて
   、さらに、上記フィードバック切替信号中のピーク電圧
   の発生を検出しそれに応答してストローブ信号を発生す
   るように結合されたピーク検出装置を備えていることを
   特徴とする上記コアメモリ。 ６ 特許請求の範囲第４項に記載のコアメモリにおいて
   、さらに、上記タイミングコアが切替をほぼ完了したこ
   とを指示する上記フィードバック切替信号の条件に応答
   して上記ストローブ信号を発生するように結合されたス
   トローブ回路を備えていることを特徴とする上記コアメ
   モリ。 ７ 特許請求の範囲第４項に記載のコアメモリにおいて
   、上記データコア感知回路は上記選択データコア出力切
   替信号から上記タイミングコア出力切替信号の１／２を
   減算して差信号を得て上記ストローブ信号の発生の際上
   記差信号が零より大きいかどうかに基くラータ状態を指
   示するように結合されていることを特徴とする上記コア
   メモリ。 ８ 特許請求の範囲第７項に記載のコアメモリにおいて
   、さらに、上記フィードバック切替信号に応答して上記
   フィードバンク切替信号がピーク電圧に達するおよその
   時間に上記ストローブ信号を発生する手段を備えている
   こさを特徴とする上記コアメモリ。 ９ 特許請求の範囲第６項に記載のコアメモリにおいて
   、上記ストローブ回路は、上記フィードバック切替信号
   に応答する積分回路および微分回路と、記憶部分サイク
   ル中上記フィードバック切替信号の積分が上記フィード
   バック切替信号の導函数を越えた際上記ストローブ信号
   を発生するように結合された比較装置上を備えているこ
   とを特徴とする上記コアメモリ。 １０テータ記憶コアのアレーと選択データ記憶コアとほ
   ぼ同じ振幅の駆動電流を受けるように結合されたタイミ
   ングコアとを備えているデータ記憶スタックと、記憶部
   分サイクル中上記コアを１つの磁化状態から別の磁化状
   態に切替えるのに十分な、駆動電流で選択データ記憶コ
   アおよび上記タイミングコアを駆動するように結合され
   た電流駆動回路と、選択データコアの出力切替信号と上
   記タイミングコアの出力切替信号の１／２との間の差を
   感知し上記タイミングコア切替信号のピーク振幅の発生
   とほぼ一致する時間点で上記差が零より。 大きいかどうかを指示するように結合された感知回路と
   を備えていることを特徴とするタイミングによって制御
   されるコアメモリ。 １１ 特許請求の範囲第１０項に記載のコアメモリにお
   いて、上記感知回路は読出し部分サイクル中１上記アレ
   ーの全チークコアに対して単極性出力コア切替信号を発
   生する構成で上記データ記憶コアのアレーに結合されて
   いることを特徴とする上記コアメモリ。 １２ コア駆動電流振幅およびコアアレ一温度の変化
   、入力電圧およびタイミング変化に対して非常に適応性
   のあるコアメモリにおいて、複数のデータ記憶コアとタ
   イミングコアを備えている磁心アレーと、記憶サイクル
   の読出し部分中１つの磁化状態から別の磁化状態への切
   替を生じるのに十分なほぼ等しい駆動電流で選択データ
   記憶コアおよび上記タイミングコアを駆動するように結
   合された駆動回路と、選択データコア出力切替信号およ
   びタイミングコア出力切替信号の振幅を感知し上記タイ
   ミングコア出力切替信号中のピークの発生の際上記デー
   タコア出力切替信号の条件をデータ出力として指示する
   ように結合された感知回路さを備えていることを特徴と
   するタイミングコアによって制御される上記コアメモリ
   。 １３％許請求の範囲第１２項に記載のコアメモリにおい
   て、さらに、読出し部分サイクル中上記タイミングコア
   信号中のピークの発生を感知しピークの発生の際選択デ
   ータコア出力切替信号の感知を指令するように結合され
   たピーク検出装置を備えていることを特徴とする上記コ
   アメモリ。 １４特許請求の範囲第１２項または第１３項に記載のコ
   アメモリにおいて、上記感知回路は選択データコア出力
   切替信号と上記タイミングコア出力切替信号の１／２と
   の間の差を零と比較することによって選択コアのデータ
   状態を指示するように結合されているこ杏を特徴とする
   上記コアメモリ。 １５特許請求の範囲第１２項に記載のコアメモリにおい
   て、上記感知回路は上記タイミングコア出力切替信号を
   指示する第１増幅信号と上記タイミングコア出力切替信
   号を指示する第２増幅信号とを発生するように結合され
   た差動増幅器を備えており、上記第２増幅信号は上記第
   １増幅信号に対して大きな利得、電圧オフセントおよび
   時間遅延を有しており従って上記第２増幅信号は上記タ
   イミングコア出力信号のほぼピークから終了点までのみ
   振幅において上記第］増幅信号を越えることを特徴とす
   る上記コアメモリ。 １６特許請求の範囲第１２項に記載のコアメモリにおい
   て、上記感知回路は、上記タイミングコア出力切替信号
   がその公称ピーク振幅の１０係を越えた際出力信号を発
   生するように結合された閾値検出装置と、上記閾値検出
   装置出力信号の立上りの定時後にパルス感知増幅器スト
   ローブ信号を発生ずるように結合されたタイミング回路
   吉を備えていることを特徴とする上記コアメモリ。 １γ特許請求の範囲第１２項に記載のコアメモリにおい
   て、上記感知回路は、上記タイミングコア切替信号を受
   けそれに応答して出力として微分切替信号を発生するよ
   うに結合嶽微分装置と、固定オフセットで上記タイミン
   グコア出力切替信号を積分し、出力としてオフセント積
   分切替信号を発生するように結合された積分装置と、上
   記オフセット積分切替信号の振幅が上記微分切替信号の
   振幅を越えた際感知増幅器ストローブ信号を発生するよ
   うに結合された比較装置とを備えていることを特徴とす
   る上記コアメモリ。 １８複数のデータ記憶コアおよびタイミングコアを中に
   有しているスタックさ；上記タイミングコアは選択デー
   タ記憶コアと同じ１駆動電流によって７駆動されるよう
   に結合されており、読出し半サイクル中上記タイミング
   コアからの出力切替信号電圧中のピークを検出しそれに
   応答してストローブ信号を発生するように結合されたピ
   ーク検出装置と、読出し半サイクル中および書込み半サ
   イクル中上記タイミングコア出力切替信号電圧の振幅降
   下を検出しそれに応答して磁気フィードバックタイミン
   グ信号を発生するように結合された閾値検出装置と、選
   択コア出力切替信号と上記タイミングコア出力切替信号
   の１／２との間の差を受けるように結合された感知回路
   と；上記感知回路は上記ストローブ信号の発生の際デー
   タ状態をラッチし保持するように結合されており上記差
   が零より大きい場合は第１データ状態がランチされ上記
   差が零より小さい場合は第２状態がラッチされ各半サイ
   クルが上記磁気フィードバックタイミング信号に応答し
   て終了されるようにして駆動電流で読出しおよび書込み
   半サイクルで記憶装置を作動するように結合された制御
   およびタイミング回路とを備えていることを特徴とする
   タイミングコアによって側倒］されるコアメモリ。 １９磁気記憶コアのアレー、選択記憶コアの同時電流選
   択を行なうように配置された駆動線、および磁気記憶コ
   アの切替を感知するように結合された感知巻線を有して
   いるコアスタックと、上記スタック中に駆動電流を発生
   してアドレス信号に応答して上記スタック内の選択コア
   の同時選択を行なうように結合された駆動回路と、スト
   ローブ信号によって作動された際上記感知巻線土埃れる
   コア出力切替信号の状態を感知し指示するように結合さ
   れた感知回路と、記憶読出し部分サイクル中上記スタッ
   クの実際の付勢に対して所定時間にストローブ信号を発
   生するように結合されたストローブ信号発生回路とを備
   えていることを特徴とするタイミングコアによって制御
   されるコアメモ１ハ