FR2509895A1 - Memoire a tores commandee par un tore auxiliaire - Google Patents

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FR2509895A1 FR8212283A FR8212283A FR2509895A1 FR 2509895 A1 FR2509895 A1 FR 2509895A1 FR 8212283 A FR8212283 A FR 8212283A FR 8212283 A FR8212283 A FR 8212283A FR 2509895 A1 FR2509895 A1 FR 2509895A1
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Thomas James Gilligan
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Abstract

UNE MEMOIRE A TORES UTILISE UN TORE AUXILIAIRE 132, QUI EST EXCITE CONCURREMMENT A DES TORES DE STOCKAGE DE DONNEE 130 SELECTES POUR ELARGIR LES TOLERANCES EN SUIVANT AUTOMATIQUEMENT LE TEMPS D'ETABLISSEMENT DE CRETE ET LA GRANDEUR DE SORTIE. LA SOUSTRACTION DE LA MOITIE DU SIGNAL DE COMMUTATION DE SORTIE DU TORE AUXILIAIRE 132 AU SIGNAL DE COMMUTATION DE SORTIE D'UN TORE DE STOCKAGE DE DONNEE 130 SELECTE NORMALISE LA DIFFERENCE AUTOUR DE ZERO VOLT, UN "UN" ETANT INDIQUE PAR LA PRESENCE D'UNE TENSION POSITIVE ET UN ZERO PAR LA PRESENCE D'UNE TENSION NEGATIVE. LORSQUE LE SEUIL DE REFERENCE EST A ZERO, IL N'Y A PAS D'AJUSTEMENT PRECIS. ETANT DONNE QUE LA CRETE DE LA SORTIE DU TORE AUXILIAIRE 132 SUIT LA CRETE DE LA SORTIE DU TORE DE STOCKAGE DE DONNEE 130 SELECTE, DES VARIATIONS MEME IMPORTANTES DES INSTANTS D'ETABLISSEMENT DE CRETE ET DE COMMUTATION N'EMPECHENT PAS DES DETERMINATIONS PRECISES DES ETATS DE DONNEE DES TORES DE STOCKAGE DE DONNEE 130.

Description

La présente demande de brevet est apparentée aux demandes suivantes:
demande déposée le 13 Juillet 1982, par la présente
Demanderesse, pour " Mémoire de données à complémentation sé-
lective et procédé d'utilisation d'une telle mémoire"; demande déposée le 13 Juillet 1982, par la présente Demanderesse, pour "Enroulement de lecture de mémoire à tores à faible bruit"; demande déposée le 13 Juillet 1982, par la présente Demanderesse, pour "Mémoire à tores comportant un système
d'excitation à retour".
La présente invention concerne des mémoires à tores et, plus particulièrement, de petites mémoires à tores utilisant une réaction à partir d'un tore de temporisation auxiliaire pour optimaliser économiquement les temps de lecture et d'excitation sans circuits d'excitation compliqués à tolérances étroites. Lee mémoires à tores magnétiques utilisent des matrices de tores de mémoire à boucle d'hystérésis rectangulaire, qui sont sélectivement commutés d'un état d'aimantation donné à
un autre pour enregistrer une condition de donnée déterminée.
L'extraction de la donnée par lecture s'effectue par commuta-
tion d'un tore sélecté à un état donné Si le tore est commu-
té et produit en conséquence un signal de tension de commuta-
tion de sortie substantiel, cela détermine que le tore a en-
registré un "un" Si le tore était déjà dans ledit état donné et, par conséquent, n'est pas commuté, cela détermine qu'il a
enregistré un "zéro".
La lecture est compliquée par des variations du signal
de commutation avec les conditions ambiantes et par des si-
gnaux de bruit qui accompagnent le signal de commutation Les
signaux de bruit, qui sont provoqués par le couplage de cou-
rants d'excitation avec les enroulements de lecture, ou qui proviennent du bruit delta non compensé induit dans des tores non sélectés recevant un courant d'excitation de sélection partielle, tendent à apparaître précocement par rapport à un signal de commutation de sortie de tore Leur grandeur tend à décroitrerapidement vers zéro à mesure que le cycle partiel de lecture progresse Le bruit peut ainsi être distingué du
signal de commutation par la génération d'un signal d'échan-
tillonnage destiné à ordonner la lecture ou détection du si-
gnal de commutation de sortie à un instant ultérieur à la crê-
te des signaux de bruit, mais suffisamment tôt pour que la
grandeur du signal de commutation soit encore substantielle.
La lecture s'effectue par rapport à un seuil de tension, qui doit être suffisamment élevé pour permettre une distinction par rapport à tout bruit subsistant sur les enroulements de
lecture au moment des signaux d'échantillonnage, mais néan-
moins suffisamment bas pour qu'un signal de commutation de
sortie valable reste au-dessus du seuil pendant un temps suf-
fisant après le signal d'échantillonnage pour permettre la détection.
Les variations de grandeur des courants d'excitation af-
fectent considérablement la nature des-signaux de bruit et des
signaux de commutation de tore Des courants d'excitation in-
tenses tendent à produire des signaux de grande amplitude à établissement de crête rapide avec des temps de commutation courts, tandis que des courants d'excitation faibles tendent à produire des signaux de faible grandeur à établissement de
crête lente, avec des temps de commutation longs Les varia-
tions de température tendent à avoir des effets analogues, la
relation précise dépendant de la composition du type particu-
lier de tore utilisé.
On voit donc que pour des conditions de forte excitation, l'instant d'échantillonnage doit être précoce par rapport à l'instant de montée du courant d'excitation, tandis que le
seuil doit être relativement élevé pour permettre la distinc-
tion du signal de bruit relativement fort qui subsiste audit
instant précoce, même avec un courant d'excitation intense.
Toutefois, avec un échantillonnage précoce et un seuil de ten-
sion élevé, un faible courant d'excitation ou une condition de température correspondante peuvent empêcher une séparation
convenable entre le signal de commutation de tore et le bruit.
La temporisation retardée et la faible amplitude de la crête de commutation peuvent empêcher le signal de commutation de
dépasser la tension de référence au moment de l'échantillonna-
ge en provoquant ainsi la lecture erronée d'un "zéro" au lieu d'un "un" Il peut également advenir que le bruit soit d'une durée et d'une grandeur suffisantes pour être détecté comme un "un", quel que soit l'état de donnée effectif d'un tore sélecté. Pour assurer une lecture convenable, les mémoires à tores utilisent classiquement des systèmes d'excitation de haute
qualité avec des tolérances de l'ordre de plus ou moins 10 -
% On fait souvent varier les courants d'excitation en ré-
ponse aux conditions de température des tores lus pour compen-
ser les variations correspondantes des caractéristiques de commutation des tores Les durées des courants d'excitation doivent être choisies suffisamment longues pour tenir compte des conditions correspondant au cas le plus défavorable (faible excitation) Dans des conditions de forte excitation, la durée des courants d'excitation est par conséquent plus longue que nécessaire, ce qui entraîne une perte d'énergie
et ce qui soumet des tores partiellement sélectés à des cou-
rants de perturbation plus longtemps que nécessaire.
Une mémoire à tores suivant l'invention, extrêmement tolé-
rante à l'égard de variations de grandeur des courants d'exci-
tation et de température, comprend un empilage de stockage de données incluant une matrice de tores de stockage de donnée
et un tore de temporisation couplé de manière à recevoir sen-
siblement la même grandeur de courant d'excitation qu'un tore de stockage de donnée sélecté; un circuit de lecture de tore de temporisation couplé de manière à détecter la sortie de tension de signal de commutation du tore de temporisation et à engendrer un signal de commutation de réaction correspondant, lorsque le tore de temporisation est commuté par le courant d'excitation; un montage d'excitation couplé de manière à exciter un tore de stockage de donnée sélecté et le tore de temporisation avec des courants d'une grandeur-suffisante pour commuter ces tores d'un état d'aimantation donné à un autre
en réponse à des signaux de commande de courant; et un cir-
cuit de temporisation et de commande capable, en réponse à des ordres d'adresse et de donnée et au signal de commutation de réaction, d'engendrer les signaux de commande de courant
nécessaires pour commuter des tores de stockage de donnée sé-
lectée En outre, suivant l'invention, la moitié du signal de sortie du tore de temporisation est retranchée du signal de
commutation de sortie d'un tore de stockage de donnée sélecté.
La différence est comparée avec zéro pour déterminer l'état de donnée de sortie en un point temporel particulier du signal de commutation de réaction tel que la crête de tension.
Au lieu de commander étroitement les courants d'excita-
tion pour adapter de manière immuable les caractéristiques du signal de commutation à un seuil de tension de référence
fixe, et à un temps d'échantillonnage fixe, lorsque la mémoi-
re vieillit et subit des variations de température, on laisse
-le signal de commutation varier entre de larges limites, tan-
dis qu'un circuit de lecture peu conteux, souple, répond aux conditions de signal effectives pour optimaliser le temps d' échantillonnage, le niveau de tension de référence de seuil
et la durée des courants d'excitation.
La soustraction de la moitié du signal de commutation de
réaction au signal de commutation de sortie du tore de stocka-
ge de donnée sélecté ajuste effectivement le seuil de réfé-
rence en fonction des caractéristiques de commutation de tore instantanées effectives, tout en facilitant l'utilisation d' un matériel simple, qui compare le signal de commutation de sortie du tore de stockage de donnée avec une référence fixe de zéro volt La détection de la crête du signal de réaction
optimalise le temps d'échantillonnage pour faire varier dyna-
miquement les conditions effectives, tandis que le contrôle
de la durée des courants d'excitation en réponse aux caracté-
ristiques effectives du signal de commutation évite une con-
sommation d'énergie inutile.
L'invention sera mieux comprise à la lecture de la des-
cription détaillée qui suit et à l'examen des dessins joints
qui en représentent, à titre d'exemple non limitatif, des mo-
des de réalisation.
la figure 1 est un schéma fonctionnel simplifié repré-
sentant un système de traitement de données comportant un dis-
positif séquenceur d'états etune mémoire de données utilisant une temporisation de réaction magnétique suivant l'invention; la figure 2 est un schéma fonctionnel de la mémoire de données représentée sur la figure 1; la figure 3 est une représentation schématique d'une matrice de tores de la mémoire de données représentée sur la figure 1; la figure 4 est un schéma fonctionnel simplifié d'une logique de commande pour la mémoire de données représentée sur la figure 1; la figure 5 est une représentation schématique d'une
partie de la logique de commande comprenant le circuit inver-
seur de données sélectif pour la mémoire de données représen-
tée sur la figure 1;
la figure 6 est un schéma fonctionnel simplifié de cir-
cuits de comptage d'adresse, d'excitation et de décodage pour la mémoire de données représentée sur la figure 1;
la figure 7 est un schéma fonctionnel simplifié de cir-
cuits d'amplificateur de lecture et de réaction magnétique pour la mémoire de données représentée sur la figure 1;
la figure 8 est une représentation schématique de cir-
cuits de rétablissement (d'état initial) et de détection de panne de courant pour la mémoire de donnée représentée sur la figure 1;
la figure 9 est une représentation schématique de cir-
cuits d'alimentation à activation sélective pour la mémoire de données représentée sur la figure 1;
la figure 10 est une représentation schématique des cir-
cuits d'excitation représentés sur la figure 6;
la figure 11 est une représentation de deux formes d'on-
de de tension mettant en évidence le fonctionnement d'un dé-
tecteur de crêtes pour la mémoire de données représentée sur la figure 1; la figure 12 représente une variante d'un circuit de réaction magnétique suivant l'invention, et la figure 13 représente une autre variante d'un circuit
de réaction magnétique suivant l'invention.
Comme représenté sur la figure 1, un exemple spécifique d'un système de traitement de données 10 comprend une mémoire de données à complémentation sélective 12 couplée avec un séquenceur d'états 14 comprenant lui-même une mémoire de données de 512 mots x 32 bits réalisée sous la forme d'une mémoire PROM (mémoire morte programmable) 16, un registre d'instruction 18 couplé de manière à recevoir et à stocker les données de sortie de la mémoire PROM 16 et un décodeur d'instruction 20 couplé de manière à recevoir et à décoder quatre des trente-deux bits reçus et stockés par le registre
d'instruction 18 Un générateur de signaux d'horloge symétri-
que à 1 mégahertz 22 est couplé de manière à charger, lors de l'un des flancs de sens négatif de ces signaux, le registre d'instruction 18 et à activer, lorsqu'il est en condition haute ou état logique 1, le décodeur d'instruction 20, 500 nanosecondes plus tard et pour 500 nanosecondes Un signal de rétablissement de système SRST, qui peut être engendré
extérieurement, initialise le séquenceur d'état 14 en remet-
tant à zéro le registre d'instruction 18 Cela provoque la présentation d'une adresse zéro prédéterminée à la mémoire PROM 16 qui produit, en réponse à cette adresse, une sortie DO-D 31 Lors de la transition de sens négatif suivante du signal d'horloge l CK, le registre d'instruction 18 se charge de la sortie à 32 bits de la mémoire PROM 16 et présente à celle-ci une nouvelle adresse sur les conducteurs PAO-PA 8 En même temps, le décodeur d'instruction 20 décode la sortie à quatre bits IDO-ID 3 du registre d'instruction 18 et, pendant
la transition bas-haut suivante du signal d'horloge à 1 méga-
hertz, sort l'un de seize signaux de sortie décodés sous la
forme d'une impulsion de 500 nanosecondes.
Dans le présent exemple, quinze conditions seulement sont effectivement sorties, la sortie IO du décodeur étant utilisée comme une condition de non-opération En outre, deux seulement des instructions codées ont été considérées dans le présent
exemple L'instruction Il est utilisée pour activer un multi-
plexeur de conditions 30, tandis que l'instruction I 2 est utilisée pour appliquer une entrée de déchenchement de cycle pulsée à la mémoire de données 12, par l'intermédiaire d'une
porte OU 32, qui peut également recevoir un signal de déclen-
chement de cycle non pulsé ou continu directement du registre d'instruction 18 Lors de la transition haut-bas suivante du signal d'horloge, le registre d'instruction se charge d'un nouveau jeu de données et présente une nouvelle adresse à la mémoire PROM 16. Une porte OU 34 permet la réalisation de branchements conditionnels en sortant le bit d'adresse de plus faible poids AO dans la mémoire PROM 16, lorsque ladite porte reçoit le
bit d'adresse correspondant de la sortie du registre d'ins-
truction 18 et un signal de sortie de donnée du multiplexeur de conditions 30 Un branchement conditionnel peut ainsi être exécuté en provoquant la présentation à la mémoire PROM 16, par le séquenceur d'états, d'une adresse de numéro pair Si
la sortie du multiplexeur de conditions 30 est à l'état logi-
que 0, cette instruction est exécutée En revanche, si la sortie du multiplexeur de conditions 30 est à l'état logique
1, la porte OU 34 incrémente automatiquement l'adresse suivan-
te et l'instruction suivante est exécutée Par exemple, si 1 '
adresse suivante présentée à la mémoire PROM 16 est l'empla-
cement 64, et si le multiplexeur (MUX) de conditions 30 pré-
sente une sortie logique 1, c'est l'adresse 65 qui est en fait
présentée à la mémoire PROM 16.
D'autres circuits périphériques inclus dans le système de traitement de données 10 pour faciliter le fonctionnement de celui-ci comprennent un verrou de données 36 qui verrouille les données de sortie de la mémoire de données 12 lors de 1 ' occurence d'une sortie "données disponibles" de la mémoire 12 La sortie du verrou 36 est réinjectée, par l'intermédiaire de-l'entrée Cll, dans le multiplexeur de conditions 30 Il est à noter que les sorties "données disponibles", "débordement d'adresse" et "panne de courant" de la mémoire de données sont
également réinjectées dans le séquenceur d'états 14 par l'in-
termédiaire des signaux d'entrée C 12-C 14, respectivement, du multiplexeur de conditions 30 Les sorties DO et DA sont en outre mises à la disposition d'un dispositif extérieur qui peut ommuniquer, par l'intermédiaire d'un registre d'adresse de jonction 40 et d'un multiplexeur de jonction 42, ainsi que du multiplexeur de conditions 30, avec le système de traitement
de données 10.
Un précadreur ou compteur modulo N, 44 reçoit un signal d'entrée contenant des impulsions qui doivent être-comptées et sort, vers l'entrée C 15 du multiplexeur de conditions, un
signal de compte maximal lorsqu'il déborde pendant le compta-
ge Le précadreur 44 peut être rétabli (ou remis à zéro) par le signal de rétablissement du système Le nombre d'états de comptage du compteur 44 dépend de l'application particulière et, pour donner un exemple, ce compteur pourrait recevoir des impulsions représentant des rotations d'un arbre de wattmètre et produire un compte de précadrage tel que chaque sortie du
compte MAX du compteur 44 représente 1 kilowattheure d'éner-
gie électrique.
La mémoire de données 12 est avantageusement réalisée
sous la forme d'une petite mémoire à tores de 256 x 1, compor-
tant son propre compteur d'adresse interne et fonctionnant par cycles lecture/écriture d'une durée de 1500 nanosecondes Les
connexions de service pour la mémoire de données 12 compren-
nent une entrée de détection de courant qui reçoit 3 volts divisée par résistance à partir d'une entrée non stabilisée
de 8 volts provenant de la source de courant d'alimentation.
Si l'entrée tombe au-dessous d'un seuil choisi, la mémoire de données 12 engendre un signal de sortie "panne de courant" qui est appliqué à l'entrée C 14 du multiplexeur de conditions pour avertir de l'imminence d'une panne de courant et mettre la mémoire de données 12 dans un état de sécurité tel qu'un cycle de mémoire ne soit pas interrompu lorsque ladite mémoire de données devient incapable de fonctionner par suite d'un état d'alimentation insuffisante Le signal de sortie "panne de courant" peut également être communiqué à un dispositif
extérieur pour avertir celui-ci de la panne de courant immi-
nente Dans certaines applications, le dispositif extérieur peut utiliser des pointeurs de système-ou des paramètres de données qui doivent alors être communiqués au système 10 par
l'intermédiaire des circuits de jonction, en vue d'être stoc-
kés dans la mémoire de données 12 antérieurement à la coupure de courant, de façon que ces pointeurs et paramètres ou autres données puissent être préservés par le dispositif de stockage à tores rémanent de la mémoire de données 12 pendant la durée de la panne de courant Lors de la réapparition d'un courant convenable, le système extérieur peut alors retrouver ces données dans la mémoire de données 12 pour se réinitialiser
de lui-même au point o la coupure de courant s'est produite.
Une entrée VCC à + 5 volts de la mémoire de données 12 fournit le courant de base tandis qu'une connexion à la masse
ferme le circuit d'alimentation Un condensateur de 0,1 micro-
farad est branché-entre les bornes CO et Cl, ce condensateur
étant destiné à être utilisé par un circuit élévateur de ten-
sion interne, et une borne de résistance de puissance RP est connectée, par l'intermédiaire d'une résistance de 5 ohms, à
la masse pour assurer un contrôle du courant d'excitation uti-
lisé dans l'empilage de tores de la mémoire de données 12.
Les connexions de commande actives de la mémoire de don-
nées 12 comprennent une sortie de débordement d'adresse AOV, qui indique que le compteur d'adresse interne est à un compte maximal de 255 et sur le point de déborder Le signal de la sortie AOV est engendré à partir d'un verrou de débordement qui est également ouvert par un signal d'écoulement de laps de temps de 600 ns lorsqu'une impulsion de temporisation de réaction magnétique MFT ne se produit pas dans un délai de
600 ns après le début d'un cycle partiel de lecture ou d'écri-
ture de mémoire AOV inhibe les cycles de fonctionnement de
la mémoire jusqu'à ce qu'il soit éliminé par le signal de va-
lidation d'adresse AE AOV devient actif environ 650 ns après
le flanc avant de CI lors d'un adressage du dernier emplace-
ment de mémoire avec le compte CT validé Une sortie "données disponibles" produit un signal pulsé indiquant que des données ont été lues et stabilisées à la sortie DO et sont disponibles pour utilisation extérieure Le flanc avant de DA apparaît au plus tard 700 nanosecondes après le déclenchement d'un cycle
d'adressage de la mémoire pour lecture, lecture complémenta-
tion, ou écriture par le signal d'entrée de déclenchement de cycle CI DA est dans une relation temporelle avec un signal
d'échantillonnage de données interne telle qu'il devienne ac-
tif 40 ns après l'apparition d'une donnée valable en DO et reste actif pendant le reste d'un cycle Il est interrompu par une impulsion de fin de cycle interne EOC, un temps maximal de 1350 ns étant compris entre le flanc avant de CI et le flanc
arrière de FÀ DO est une connexion bidirectionnelle qui four-
nit une sortie de données au cours d'un cycle de lecture et
reçoit une entrée de données au cours d'un cycle d'écriture.
Les données d'entrée doivent être valables dans un délai de nanosecondes après le flanc avant de CI et doivent rester valables jusqu'à un instant ultérieur de 10 nanosecondes au flanc avant de DA Les données de sortie sont valables 40 ns avant l'apparition du flanc avant du signal DA, 650 ns après le flanc avant de CI et restent valables jusqu'à un instant
ultérieur de 20 ns au flanc arrière de DA.
Les entrées de lecture et d'écriture assurent, sous la
forme de combinaisons codées, la sélection d'un de quatre cy-
cles de fonctionnement différents pour la mémoire de données 12 RD = O et WT = 1 commandent un cycle de lecture RD = 1 et
WT = O commandent un cycle d'écriture RD = O et WT = O com-
mandent un cycle de lecture complémentation,au cours duquel
une donnée est lue à un emplacement de mémoire adressé, com-
plémentée, présentée à la sortie DO sous forme de complément, puis réenregistrée, également sous forme de complément, à 1 ' emplacement d'adresse choisie; RD = 1, WT = 1 commandent un cycle d'incrémentation d'adresse, au cours duquel le compteur
d'adresse est incrémenté mais sans qu'aucune opération affec-
tant des données ait lieu RD et WT doivent être valables 100 nanosecondes avant le flanc avant de CI et rester valables
pendant 300 nanosecondes après ce flanc.
CE (signal d'activation de microplaquette contrôle une
condition de chute de tension et lorsqu'il est actif, il pro-
voque la réception, par les composants voulus de la mémoire de données 12, du courant de commande et, par conséquent, la mise en condition active de la mémoire de données afin qu'elle
puisse recevoir un ordre de cycle de traitement de données.
Seuls un circuit de détection de tension, un circuit de récep-
tion AE, un circuit de débordement d'adresse et les circuits d'activation de microplaquette restent actifs en présence d' une condition de chute de tension (CE = 1) Les données du compteur d'adresse sont perdues pendant la durée de l'état de
chute de tension, et doivent être réenregistrées lors du dé-
clenchement de CE En outre, un intervalle de temps de 500 nanosecondes est nécessaire entre le flanc avant de CE et le
premier signal d'entrée actif L'entrée CT est l'entrée d'au-
torisation de comptage qui permet au compteur d'adresse in-
terne d'être incrémenté à la fin d'un cycle de mémoire en cours ou au début d'un cycle d'incrémentation d'adresse CT doit être valable 100 nanosecondes avant le flanc avant de CI-et rester valable pendant au moins 300 nanosecondes.
AE est une entrée d'autorisation d'adressage qui provo-
que le chargement-des entrées d'adresse MAO-MA 7 dans le comp-
teur d'adresse interne Ce signal d'entrée rétablit en outre le signal de débordement d'adresse AOV Le signal AE doit avoir une largeur minimale de 200 nanosecondes Le compteur d'adresse est verrouillé, soit par le flanc arrière de M,
soit par le flanc avant du signal d'occupation de mémoire in-
terne, BUSY si AE reste actif au moment du déclenchement du cycle Les signaux d'entrée d'adresse doivent être validés et stables 200 ns avant le flanc arrière de AE et doivent rester
valables pendant 100 ns après AE.
Le signal de déclenchement de cycle CI déclenche un cycle
de fonctionnement de la mémoire de données lorsque sa micro-
plaquette est activée et lorsqu'elle n'est pas occupée et ce
signal doit avoir une durée minimale de 100 ns Pour un fonc-
tionnement d'un cycle unique CI à une largeur maximale de 1000 ns Tant que CI reste actif, la mémoire de données 12 continue de fonctionner cycliquement jusqu'à ce qu'elle soit
désactivée par CE ou AOV.
Dans le présent exemple, tous les ordres d'entrée desti-
nés au système de traitement de données 10 doivent être intro-
duits par l'intermédiaire du multiplexeur de conditions 30.
Le séquenceur d'états 14 répond à ces ordres en échantillon-
nant séquentiellement les seize ordres disponibles et en ré-
pondant lorsqu'il trouve l'un d'eux actif Un programme d' échantillonnage de ces entrées de condition est représenté
sur le tableau I (voir fin du texte) En partant de l'emplace-
ment d'adresse O qui est imposé par un rétablissement du sys-
tème, le séquenceur est amené à l'adresse d'entrée 2 de la
mémoire PROM 16, l'état d'instruction Il étant actif pour per-
mettre le fonctionnement du multiplexeur de conditions 30 et l'état de condition O étant actif pour tester la condition CO Si l'entrée de condition CG est inactive, le séquenceur passe effectivement à l'emplacement d'adresse 2 et, de là, continue de progresser jusqu'à l'emplacement d'adresse 4 tout en testant l'entrée Cl En revanche, si l'entrée d'entrée CO est active, le séquenceur passe à l'emplacement 3 au lieu de passer à l'emplacement d'adresse 2 L'emplacement d'adresse 3 contient une instruction de branchement à l'emplacement d' adresse 64 de la mémoire PROM o est, en conséquence, stockée la première instruction d'un sous-programme pour répondre à l'ordre CO A titre d'exemple illustratif, l'ordre d'entrée CO pourrait ordonner au système de traitement de données 10 d'ajouter les contenus de deux bits situés aux emplacements
d'adresse 0-1 aux contenus de deux bits situés aux emplace-
ments d'adresse 4-5 et de ranger les résultats aux emplace-
ments d'adresse 4-6.
Si l'ordre d'entrée CO n'est pas actif, le séquenceur passe à l'adresse 2 qui teste l'entrée d'ordre Cl Si l'entrée Cl est inactive, l'adresse 4 de la mémoire PROIM provoque un
branchement à l'adresse 6 et un test de l'entrée C 2 En re-
vanche, si l'entrée Cl est active, le séquenceur passe en fait à l'adresse 5 de la mémoire PROM, ce qui provoque un
branchement sur l'opération initiale d'un sous-programme cor-
respondant à l'entrée d'ordre Cl et quiî dans le présent exem-
ple, pourrait être une routine de lecture de multiplet d'en-
trée à l'emplacement d'adresse 128 L'entrée Cl pourrait, par
exemple, ordonner au système de traitement de donnée 10 d'ex-
traire pour un dispositif extérieur, huit bits de donnée en
commençant par un emplacement d'adresse indiqué par le regis-
tre d'adresse de jonction interne 40.
Mémoire de données 12 La mémoire de données 12 est assemblée sous la forme d'un circuit hybride dans un unique bottier DIL (à deux rangées de broches alignées) comme représenté sur la figure 2 La mémoire
de données 12 comprend une microplaquette de silicium asservis-
seuse 114, une matrice de-tores 116-et une microplaquette de siliciumasservie 118 La microplaquette asservisseuse 114 et la microplaquette asservie 118 sont identiques, à cela près
que, sur la microplaquette asservisseuse, une entrée de sélec-
tion d'option OS est connectée à la masse, tandis que sur la microplaquette asservie, l'entrée OS est reliée à + 5 volts,
précisément pour lui donner la configuration d'une micropla-
quette asservie L'entrée OS est en fait une entrée logique à trois états et, lorsqu'elle reste non branchée, elle donne à l'ensemble une configuration à microplaquette unique qui ne peut exciter qu'une matrice de 64 tores et non la-matrice 116 de 256 tores.
La microplaquette asservisseuse 114 fournit les excita-
tions et dissipations X, les quatre bits de plus faible poids du registre d'adresse de la mémoire de données et la majeure partie de la temporisation et de la commande des opérations
de la mémoire La microplaquette asservie fournit principale-
ment les circuits d'excitation et de dissipation pour les con-
ducteurs d'excitation Y et les quatre bits de plus fort poids
du registre d'adresse de la mémoire de données.
La figure 3 représente la matrice de tores 116 comme étant une matrice de 16 x 16 tores magnétiques 130 de stockage
de données, à cycle d'hystérésis rectangulaire Par simplifi-
cation, on n'a représenté en fait qu'un nombre de tores suffi-
sant pour mettre en évidence la configuration double en forme
* d'arête de hareng suivant laquelle les tores sont alignés.
La figure 3 représente également une partie considérable du
montage d'excitation et de lecture pour faciliter l'explica-
tion Ce montage d'excitation et de lecture extérieur est en fait situé sur les microplaquettes asservisseuse et asservie 114, 118 plutôt que sur la matrice de tores 116, qui comprend les tores de mémoire 130, un tore de temporisation 132 et deux résistances de division de courant 134, 136 Les tores sont du
modèle 1323-C d'Ampex Corporation présentant un diamètre exté-
rieur d'environ 0,33 mm et exigeant un courant d'excitation totale nominal de 230 m A. Le système d'excitation est le plus clairement représenté en ce qui concerne les conducteurs d'excitation X A chacun
des conducteurs d'excitation X, X 0-X 15, sont associés un tran-
sistor d'excitation 140, dont le collecteur est relié à + 5
volts, et dont l'émetteur est connecté au conducteur d'excita-
tion X associé, et un transistor ou commutateur de dissipation
142, dont le collecteur est connecté au conducteur d'excita-
tion associé et dont l'émetteur est couplé, par l'intermédiai-
re d'une résistance de contrôle de courant RP de 5 ohms, avec la masse Les entrées de base respectives des transistors de commutation 140, 142 sont connectées à un décodeur qui répond à l'adresse stockée dans le compteur d'adresse de la mémoire de données 12 en sélectant une paire de commutateurs associés à un conducteur d'excitation X donné et répond en outre à des signaux internes d'ordre de lecture ou d'écriture en sélec-
tant, soit le commutateur d'excitation 140, soit le commuta-
teur de dissipation 142, pour déterminer le sens du courant
sur le conducteur d'excitation sélecté L'extrémité d'appli-
cation d'excitation de chaque conducteur d'excitation X est en outre connectée, par l'intermédiaire d'une résistance de division de courant 144, à un bus de résistances 148 et les
autres extrémités respectives de ces conducteurs sont inter-
connectées par un bus commun 150.
Au cours d'un cycle partiel de lecture, le courant d'
excitation est appliqué au bus de résistance 148 d'une maniè-
re qui, comme expliqué plus loin, le divise en seize parties lors de son passage à travers les seize résistances 144 vers les extrémités d'excitation respectives des conducteurs d'
excitation X Au conducteur X sélecté, le courant de 1/16 tra-
verse le commutateur de dissipation 142 sélecté et la résis-
tance de puissance pour aboutir à la masse En revanche, sur les quinze autres conducteurs d'excitation non sélectés, le courant passe vers l'extrémité opposée o il est accumulé sur le bus commun 115, puis passe en sens inverse, c'est-à-dire de la droite vers la gauche, sur le conducteur X sélecté pour
rejoindre le courant d'excitation de 1/16 et traverser la ré-
sistance associée à celui-ci pour passer ensuite à travers le commutateur de dissipation 142 et la résistance de puissance
correspondants et aboutir enfin à la masse.
Au cours d'un cycle partiel d'écriture, le passage du
courant s'effectue dans le sens opposé, un commutateur d'exci-
tation 140 se fermant pour relier l'extrémité d'excitation d' un conducteur d'excitation X sélecté, tel que le conducteur XO, à + 5 volts et provoquer le passage d'un courant à partir de l'extrémité d'excitation vers l'extrémité opposée 1/16 de ce
courant passe à travers la résistance d'excitation 144 asso-
ciée pour parvenir sur le bus de résistances 148 A l'extrémi-
té opposée, le courant passant de la gauche vers la droite sur le conducteur d'excitation sélecté se divise en atteignant le
bus commun 150 et est réparti entre les quinze chemins cons-
titués par les quinze conducteurs X non sélectés Ce courant divisé parcourt chacun des conducteurs X i Dn sélectés en sens inverse, c'est-àdire de la droite vers la gauche et traverse les résistances d'excitation 144 associées pour aboutir au bus de résistances 148 Tout le courant est ainsi recueilli
par le bus de résistance.
Il apparaît donc clairement que le système d'excitation fonctionne en faisant passer un courant d'excitation sur un
conducteur X sélecté dans un sens choisi, le courant d'exci-
tation étant, dans chaque cas, réparti uniformément entre les quinze conducteurs X non sélectés et retournant ensuite en
sens inverse par l'intermédiaire de ces conducteurs non sélec-
tés. Bien que le système d'excitation des conducteurs Y semble plus compliqué que celui des conducteurs X, les deux systèmes sont électriquement identiques Toutefois, comme l'orientation
des tores n'est pas la même pour tous les conducteurs d'exci-
tation Y, l'extrémité d'excitation de chaque conducteur doit 2.0 être matériellement disposée d'un côté ou de l'autre de la matrice de tores 130 Par exemple, le conducteur d'excitation YO couple les tores orientés de gauche à droite et de bas en haut et ses transistors d'excitation et de dissipation 170, 172 sont disposés à la base de la matrice Pour les conducteurs d'excitation Yl et Y 2, les tores sont orientés en sens inverse
et les transistors de commutation, d'excitation et de dissi-
pation, sont disposés au sommet de la matrice Dans chaque
cas, l'extrémité d'excitation de chaque conducteur d'excita-
tion Y est couplée, par l'intermédiaire d'une résistance d'ex-
citation 174, avec un bus de résistance 176, et son extrémité opposée est connectée à un bus commun 178 auquel toutes les extrémités opposées aux extrémités d'excitation sont donc reliées. Au cours d'un cycle partiel de lecture, un commutateur d'excitation Y sélecté, tel que le commutateur 170 associé au conducteur d'excitation Y 0, est fermé ou rendu conducteur pour coupler le conducteur d'excitation sélecté avec + 5 volts et
faire passer sur lui un courant d'excitation 1/16 de ce cou-
rant du commutateur d'excitation traverse la résistance d'ex-
citation 174 associée pour aboutir au bus de résistances 176.
Les quinze autres seizièmes du courant du commutateur consti-
tuent le courant d'excitation de tores effectif de sélection
partielle; celui-ci est transmis, par l'intermédiaire du con-
ducteur d'excitation sélecté, au bus commun o il se répartit
entre quinze chemins et parcourt électriquement en sens inver-
se les quinze conducteurs d'excitation Y non sélectés, de leur extrémité commune à leur extrémité d'excitation, o il
traverse les résistances d'excitation 174 associées pour abou-
tir au bus de résistances 176 Tout le courant du commutateur
d'excitation est ainsi accumulé sur le bus de résistance 176.
Le bus de résistances 176 est connecté à l'un des côtés
des résistances de division de courant 134, 136, 1/16 du cou-
rant traversant la résistance 134 et 15/16 du courant, cons-
tituant le courant d'excitation de tore effectif, traversant
la résistance 136 et un enroulement 180 de deux spires dispo-
sé sur le tore de temporisation 132, qui est identique aux tores 130 de la matrice Après avoir traversé l'enroulement , le courant d'excitation est appliqué au bus de résistance X, 148, comme décrit précédemment, d'o il se répartit entre quinze chemins pour suivre en sens inverse les conducteurs X non sélectés et aboutir au bus commun 150, puis suivre le
conducteur X sélecté dans le sens de la lecture jusqu'au com-
mutateur de dissipation associé à ce conducteur, et traverser la résistance de contrôle de courant RP, pour parvenir à la
masse Les deux spires de l'enroulement 180 du tore de tempo-
risation adaptent les caractéristiques d'excitation de cet
enroulement aux deux passages du courant d'excitation à tra-
vers un tore sélecté de la matrice dans les directions X et Y, de sorte que le tore de temporisation 132 est soumis à la même force magnétomotrice qu'un tore sélecté En conséquence, il
est commuté exactement en parallèle avec un tore sélecté.
Au cours d'un cycle partiel d'écriture, un commutateur
d'excitation X sélecté relie le conducteur d'excitation X sé-
lecté à + 5 volts, le courant d'excitation de tores passant sur le conducteur d'excitation X sélecté de gauche à droite et
la totalité du courant d'excitation appliqué par ledit commu-
tateur étant recueillie sur le bus de résistances 148, comme décrit précédemment Le bus de résistances 148 est connecté à l'enroulement 180 du tore de temporisation 132, le courant d' écriture traversant l'enroulement 180 dans un sens opposé au courant de lecture, de manière à commuter à nouveau le tore de temporisation 132 Le courant d'excitation traverse les résistances de division de courant 134, 136 et aboutit au
bus de résistances Y, 176 Au bus de résistances Y, il se ré-
partit entre seize chemins, 15/16 du courant total parvenant aux extrémités d'excitation des conducteurs d'excitation Y non sélectés, puis parcourant ceux-ci en sens inverse jusqu'au bus Y commun 178 A partir de ce point, le courant se regroupe puis suit dans le sens écriture les conducteurs Y sélectés tels que le conducteur YO jsuqu'au commutateur de dissipation Y 172 sélecté et, enfin, traverse la résistance de contrôle
de courant RP pour aboutir à la masse.
Ce système d'excitation offre un certain nombre d'avanta-
ge très importants Tout d'abord, toutes les connexions d'ex-
citation et de dissipation sont situées à une même extrémité des conducteurs d'excitation, les extrémités opposées étant
simplement interconnectées Il n'y a ainsi qu'une seule con-
nexion aux circuits extérieurs pour chaque conducteur d'exci-
tation En outre, chaque conducteur d'excitation est sélecti-
vement connecté, par l'intermédiaire d'un transistor d'exci-
tation, à + 5 volts et, par l'intermédiaire d'un transistor
de dissipation, à la masse Ces transistors peuvent être sa-
turés, ou pratiquement saturés, pour éliminer ou réduire les chutes de tension et les pertes de puissance résultantes à
travers eux Les diodes de décodage classiques sont complète-
ment éliminées conjointement avec les chutes de tension asso-
ciées se produisant à travers elles et avec les pertes de puissance dans ces diodes L'élimination de ces chutes de
tension facilite l'excitation conjointe des conducteurs d'ex-
citation X et Y au moyen d'un unique courant provenant d'une source de + 5 volts, tandis que l'élimination des pertes de puissance réduit considérablement la puissance qui doit être dissipée par les microplaquettes excitatrices, étant donné qu'il est nécessaire d'utiliser une tension de source plus élevée La connexion en série des courants d'excitation X et Y
réduit de moitié la demande de courant des circuits d'excita-
tion et, si l'on admet que chacun des courants d'excitation séparés devrait autrement être tiré individuellement d'une source de + 5 volts, la consommation d'énergie totale des courants d'excitation est réduite de moitié En même temps,
les courants inverses qui suivent les conducteurs d'excita-
tion non sélectés annulent partiellement le courant de sélec-
tion partielle passant sur les conducteurs d'excitation sélec-
tés dans des tores non sélectés Par exemple, si le tore XO, YO est sélecté, le tore Xl, YO reçoit un courant d'excitation
Y de sélection partielle annulé à raison de 1/15 par le cou-
rant d'excitation X de sélection partielle passant en sens
inverse sur le conducteur X non sélecté, Xl Le tore non sé-
lecté ne reçoit donc que les 14/15 d'un courant d'excitation de sélection partielle au lieu de la totalité d'un tel courant, comme dans un empilage de mémoire à tores classique Cette
annulation partielle améliore grandement les marges de fonc-
tionnement Le courant d'excitation de sélection partielle peut toutefois devenir suffisamment grand pour que des tores partiellement sélectés commencent à changer d'état dans une mémoire à tores classique, tandis que, dans la disposition
suivant l'invention, l'annulation partielle peut rester suf-
fisante pour réduire le courant de sélection partielle auquel est effectivement soumis un tore non sélecté et l'empêcher
ainsi de changer d'état Ces marges élargies facilitent l'uti-
lisation de circuits d'excitation à semi-conducteurs à micro-
plaquette unique, qui ne sont pas capables d'assurer un con-
trôle aussi précis sur le courant d'excitation que les sources
de courant qu'on trouve dans les mémoire à tores classiques.
Un amplificateur 190 assure une réaction de courant d'ex-
citation pour faciliter la stabilisation de la grandeur de celui-ci L'amplificateur différentiel 190 compare la tension
aux bornes de la résistance de puissance RP, qui est représen-
tative de la grandeur du courant d'excitation, avec une réfé-
rence de tension VR pour sortir un signal de contre-réaction
VDC REF, proportionnel à la différence Ce signal de contre-
réaction est utilisé pour contrôler le courant de base du transistor commutateur de dissipation actif 142 et 172, selon que l'un ou l'autre-de ceux-ci est conducteur, et contrôler aussi par conséquent la grandeur du courant d'excitation Le
signal de référence de tension VR est soumis à une compensa-
tion de température et reste constant à environ 0,625 volt jusqu'à 250 C, puis décroît ensuite au taux d'environ 0,24 % par degré C.
Le circuit de lecture est différent des circuits de lec-
ture des mémoires à tores classiques en ce qu'il ne comporte pas de croisements d'annulation de bruit, et est enfilé à travers la matrice de tores de manière à assurer une sortie
unipolaire des signaux de commutation de tore au cours de cy-
cles partiels de lecture C'est-à-dire que tous les tores '
"lus" induisent une tension positive à la sortie SA du conduc-
teur de lecture et une tension négative à la sortie SA de celui-ci En outre, dans une mémoire à tores classique, le conducteur de lecture et le conducteur d'excitation parallèle sont séparés par le conducteur d'excitation orthogonal ou X
qui passe entre eux pour réduire le bruit du courant d'exci-
tation couplé inductivement En revanche, dans la disposition suivant l'invention, les conducteurs Y et les conducteurs de
lecture associés peuvent être enfilés simultanément pour ré-
duire le coût, eu égard à la petite dimension de la matrice
de tores et aux caractéristiques d'annulation de bruit inhé-
rentes à l'arrangement de l'enroulement de conducteurs de lecture. Le tore de temporisation 132 porte un second enroulement
192 d'une seule spire Cet enroulement 192 correspond au cou-
plage par spire unique de l'enroulement de lecture SA, SA avec un tore sélecté dans la matrice de tores 130 La sortie de l'enroulement 192 suit ainsi aussi étroitement que possible le signal de commutation de sortie auquel est soumis un tore commuté sélecté au cours d'un cycle partiel de mémoire La
sortie de l'enroulement 192 est divisée par une paire de ré-
sistance de 100 ohms, 194, 196 La moitié de la sortie de
l'enroulement 192 est ainsi appliquée entre les bornes d'en-
trée d'un amplificateur différentiel 198 sur un chemin qui
traverse la résistance 196 pour aboutir à la borne SA de l'en-
roulement de lecture, puis suit celui-ci jusqu'à sa borne SA
et traverse ensuite une résistance de 50 ohms, 200, pour abou-
tir à la borne négative de l'amplificateur 198.
La tension de commutation d'un tore sélecté est ainsi couplée en série avec la moitié de la tension de commutation de tore de l'enroulement 192 du tore de temporisation 132, mais avec des polarités opposées de ces deux tensions En conséquence, si un 1 est lu, le signal résultant présenté à l'entrée de l'amplificateur de lecture 198 correspond à la moitié d'un signal de sortie de commutation de tore de pola- rité positive Par ailleurs, si un tore sélecté n'est pas commuté, le signal présenté à l'entrée de l'amplificateur de
lecture 198 correspond encore à la moitié d'un signal de sor-
tie de commutation de tore, mais avec une polarité négative.
Etant donné que le signal de sortie de commutation de tore change de grandeur avec des facteurs tels que la température
et le courant d'excitation, les grandeurs de ce signal peu-
vent varier considérablement mais les signaux de commutation résultants ou différentiels de lecture de 1 et de lecture de 0 présentés à l'entrée de l'amplificateur de lecture 198 restent
symétriques par rapport à 0 volts, un signal positif représen-
tant la commutation d'un tore sélecté et une tension négative représentant la non-commutation d'un tore sélecté Zéro volt reste ainsi le seuil de lecture optimal pour la détection d'un 1 ou d'un O à la sortie d'un tore sélecté L'effet résultant de la soustraction de la moitié du signal de commutation du tore de temporisation au signal de commutation du tore sélecté est un ajustement dynamique du seuil de tension de lecture, en réponse à des conditions variables de signal de commutation de tore En même temps, le seuil effectif reste à un niveau de 0 volt différentiel, seuil qui est très facile à réaliser avec une grande stabilité La sortie de l'amplificateur de
lecture 198 est transmise différentiellement à un discrimina-
teur 204, qui distingue entre des sorties 1 et O du signal de commutation et ouvre un verrou de données 206 en conséquence,
lors de la réception d'un signal de temporisation d'échantil-
lonnage (STROBE).
Bien que cela ne soit pas représenté sur la figure 3, le signal de temporisation d'échantillonnage peut également être engendré en réponse au signal de commutation de sortie du tore de temporisation à partir de l'enroulement 192 Le signal d' échantillonnage peut ainsi être engendré au niveau de la crête effective du signal de commutation de tore pour assurer une immunité maximale contre le bruit En suivant les signaux de commutation de tore effectifs, la temporisation du signal d' échantillonnage peut être optimalisée en dépit de changements de la caractéristique du signal de commutation de tore, avec
des facteurs tels que la température et le courant d'excita-
tion.
Un circuit de shunt 210 comprenant un transistor commu-
tateur de shunt 212 est activé lors de l'écriture d'un 0 (non-
commutation d'un tore) au cours d'un cycle partiel d'écriture.
Lorsqu'un O doit être écrit, le commutateur de dissipation Y situé à l'adresse Y sélectée est fermé mais aucun commutateur d'excitation X correspondant n'est fermé Au lieu de cela, le transistor de shunt 212 est rendu conducteur pour relier le
bus commun X, 150 à + 5 volts A partir de ce point, le cou-
rant se divise pour passer en sens inverse sur la totalité des quinze fils d'excitation X non sélectés et traverser les résistances d'excitation 144 associées pour parvenir au bus de résistances X, 148 Ensuite, le courant traverse dans le sens écriture le tore de temporisation 192 pour commuter celui-ci en préparation du cycle partiel de lecture suivant, jusqu'au bus de résistances Y, 186 A partir de là, le courant suit un
chemin Y normal pendant un cycle partiel d'écriture Il tra-
verse les résistances d'excitation 174 pour parvenir aux ex-
trémités d'excitation des quinze conducteurs d'excitation non sélectés et passe ensuite en sens inverse jusqu'au bus commun
178 situé à l'extrémité opposée A partir de ce point, le cou-
rant suit le conducteur Y sélecté dans le sens d'excitation d'écriture jusqu'au commutateur de dissipation Y, 172 associé, puis traverse la résistance de puissance RP pour aboutir à la masse De cette manière, un tore sélecté reçoit seulement un unique courant de sélection partielle qui est partiellement annulé et le tore sélecté n'est pas commuté lorsqu'un O doit
être écrit En même temps, l'enroulement 180 du tore de tempo-
risation reçoit un courant de sélection partielle sur ses spi-
res, ce qui provoque sa commutation en préparation du cycle
de lecture suivant.
On va maintenant se référer à la figure 4, sur laquelle est représenté le montage de commande asservisseur et de début de cycle produisant les commandes de lecture et d'écriture pour la mémoire de données 12 Un cycle de traitement de dont nées commence par la validation d'un signal GO à la sortie d'une porte NON-ET 400, validation qui se produit lorsque le
signal de déclenchement de cycle extérieur est activé, cepen-
dant qu'un signal de progression d'adresse ADDADV, un signal de débordement d'adresse AOVL, un signal de fin de cycle EOC
et un signal de rétablissement RST sont tous au niveau logi-
que 1 Ces signaux d'activation définissent un état dans le-
quel un cycle de mémoire antérieur quelconque est terminé et dans lequel la mémoire est prête à commencer un nouveau cycle qui débute par la validation du signal CI Le signal GO, qui déclenche un nouveau cycle, ouvre un verrou d'occupation 402 qui reste ouvert pendant tout le cycle de mémoire jusqu'à ce qu'il soit refermé par le signal de fin de cycle EOC ou par un signal de rétablissement du système RST Le flanc avant du signal d'occupation (BUSY) engendre une impulsion de 60 nanosecondes à la sortie d'une porte NON-ET 404 qui est con
nectée de manière à ouvrir un verrou de lecture 406 Le ver-
rou de lecture 406 sort un signal READ (de lecture) qui ordon-
ne aux circuits d'excitation et autres circuits associés d'
exécuter effectivement un cycle partiel de lecture.
Un signal MFT (de temporisation de réaction magnétique)
est engendré par comparaison du signal de commutation de sor-
tie de l'enroulement de sortie 192 du tore de temporisation 132 avec un seuil réglé à environ 10 % de la tension de crête
maximale nominale du signal de commutation de sortie Le si-
gnal MFT présente, par conséquent, un flanc avant au moment o le signal de commutation du tore de temporisation s'élève
au-dessus du seuil de 10 % et un flanc arrière lorsque la ten-
sion du signal de commutation du tore de temporisation tombe au-dessous de ce seuil de 10 % Lors de l'occurence du flanc arrière de MFT, deux portes d'inversion introduisent un retard de 40 nanosecondes, puis referment le verrou de lecture 406 pour terminer le cycle partiel de lecture Ce retard de 40
nanosecondes assure une commutation totale, dans le sens lec-
ture, du tore sélecté pour établir un état de flux uniforme
entièrement commuté en vue du début d'un cycle partiel d'écri-
ture suivant quelconque Le flanc arrière du signal de lecture engendre une impulsion de 60 nanosecondes qui est appliquée à une porte NON-ET 408, qui ouvre un verrou d'écriture 410 Le verrou d'écriture 410 engendre un signal de sortie d'écriture (WRITE), qui ordonne aux circuits d'excitation d'entrer en
action pour procéder à l'exécution d'un cycle partiel d'écri-
ture Le verrou d'écriture 410 est fermé par le signal de temporisation de réaction magnétique engendré par le tore de temporitation 132 lors de sa commutation au cours du cycle d'écriture suivant, mais sans le retard supplémentaire de 40 nanosecondes précité Un temporisateur de 600 nanosecondes 412 est actionné par chaque occurrence d'un cycle de lecture ou d'un cycle d'écriture et engendre un signal de temps écoulé
TO, qui referme à la fois le verrou de lecture 406 et le ver-
rou d'écriture 410 dans le cas o le signal de temporisation de réaction magnétique ne les referme pas dans un délai de 600 nanosecondes Cela empêche une condition "d'emballement" d'excitation qui pourrait endommager le montage d'excitation
dans le cas o, pour une raison quelconque, le tore de tempo-
risation 132 ne produit pas un signal de commutation de sortie qui est détecté pour engendrer le signal de temporisation de réaction magnétique On comprendra aisément qu'au moment o pour la toute première fois la mémoire fonctionne cycliquement, le tore de temporisation ne peut ne pas se trouver dans l'état
convenable pour produire un signal de commutation de sortie.
A d'autres moments, une utilisation erronnée des ordres d' entrée-sortie (I/O), un signal de bruit important, ou un autre défaut, peuvent interférer avec le signal de temporisation de
réaction magnétique.
Un verrou 414 de transmission conditionnée de données répond au signal RD d'ordre de lecture d'entrée du système en engendrant un signal de porte d'entrée de données DIG, et son
complément qui constitue un signal de porte de sortie de don-
nées DOG Un verrou de compte 416 est ouvert pour permettre 1 'incrémentation du compteur d'adresse lors de l'achèvement d'un cycle de mémoire si le signal d'activation de compte d' entrée CT est validé, conjointement avec le signal de début
de cycle GO Une fois validé, le signal de compte est ver-
rouillé jusqu'à ce que le signal GO devienne actif à l'état
bas, au début d'un cycle, sans que le signal CT soit validé.
Une porte NON-ET 418 engendre le signal de fin de cycle EOC, sous la forme d'une impulsion de 100 nanosecondes apparaissant au flanc arrière du signal de commande d'écriture, WRITE Au cours de ce même intervalle de temps, une porte NCN-Er 420 valide
un signal d'impulsion de compte CTP, qui incrémente effective-
ment le compteur d'adresse à la fin d'un cycle de mémoire lorsqu'il est activé par le signal COUNT ( de compte) Selon
-une variante,une porte NON-ET 422 valide le signal CTP au dé-
but d'un cycle de mémoire lorsque la validation de WT et RD commande uncycle de mémoire de progression d'adresse, au cours duquel aucune opération n'est effectuée sur les données.
Une paire de portes NON-ET 424 et 426 assure la transmission
d'un signal d'impulsion de compte engendré, de la micropla-
quette asservisseuse à la microplaquette asservie, dans une
configuration à deux microplaquettes.
On va maintenant se référer à la figure 5, sur laquelle est représenté un circuit inverseur 502, comprenant un verrou
inverseur 504, couplé de manière à être ouvert par la valida-
tion simultanée des signaux de lecture t d'écriture, lorsqu' il reçoit en même temps une impulsion du signal GO Le verrou inverseur est en outre couplé de manière à être refermé par le signal de fin de cycle EOC ou le signal de rétablissement RST Le circuit inverseur 502 reçoit à la fois des données vraies et des données complémentées du verrou de données 206 et transmet, lorsqu'il est désactivé, des données vraies à un verrou de données 505 et, lorsqu'il est actionné, des données
complémentées audit verrou de données 505 Le verrou de don-
nées 505 est couplé de manière à exicter une borne de sortie DO par l'intermédiaire d'une porte NON-ET 506, qui doit en outre être déverrouillée par un signal de porte de sortie de données, DOG Le verrou de données 505 est également couplé de manière à recevoir les données d'entrée de la borne de données
DO, par l'intermédiaire d'une porte NON-ET 508 lorsque celle-
ci est déverrouiller par la présence simultanée d'un signal d' échantillonnage de porte d'entrée de données DIG, SAS et d'une sortie de complément provenant d'un verrou 510 qui est couplé de manière à être ouvert par SAS retardé de 60 nanosecondes et
refermé par le signal EOC ou le signal RST.
Un verrou de débordement 512 est couplé de manière à être
ouvert par la sortie d'une-porte NON-ET 514 lorsque le comp-
teur d'adresse est plein pour la configuration particulière, à une seule ou à deux microplaquettes, sous laquelle la mémoire
est utilisée, et lorsque le signal COUNT est présent, concur-
remment au signal d'échantillonnage SAS de l'amplificateur de lecture Le verrou 512 est en outre couplé de manière à être refermé par le signal de temps écoulé de 600 nanosecondes, TO. Le verrou d'adresse 512 est enfin couplé de manière à être
refermé par le signal d'autorisation d'adressage AE Le cir-
cuit de shunt 520 comprend un transistor d'excitation 522 re-
lié à + 5 volts et dont la base est excitée par une porte ET 524 qui rend conducteur ce transistor d'excitation 522 au cours d'un cycle d'écriture lorsque le verrou de données 505 indique qu'un bit de données 0 doit être écrit La porte ET 524 est verrouillée sur la microplaquette asservie, dans une configuration à deux microplaquettes, par le signal SL Un circuit de détermination de sens d'excitation 528 intervient
pour activer les signaux de commande d'excitation X, d'excita-
tion Y, de dissipation X et de dissipation Y, pour mettre en action les moyens de détermination de sens de courant d'une manière ou d'une autre, selon qu'un cycle partiel de lecture est en cours, ou qu'un cycle partiel d'écriture est en cours,
et selon que la microplaquette donnée présente une configura-
tion de microplaquette unique, une configuration asservie, ou une configuration asservisseuse Une porte NON-OU 530 prévue
sur la microplaquette asservisseuse transmet un signal d'auto-
risation de sélection SE de la microplaquette asservisseuse
à la microplaquette asservie, pour activer la sortie de sélec-
tion de sens d'excitation sur cette dernière D'une manière analogue, une porte d'inversion 532 est connectée de manière à transmettre un signal S/S de la microplaquette asservisseuse à la microplaquette asservie pour indiquer si un cycle partiel d'écriture est en cours ou non Sur la microplaquette asservie, seul le montage de détermination de sens est alimenté, tandis
* que les portes 530 et 532 restent non alimentées et sont ino-
pérantes Le circuit de détermination de sens 528 comprend en outre une porte NON-OU 534 qui engendre un signal d'activation
de courant CRENA, chaque fois que l'un des signaux de dissipa-
tion X et Y est vrai.
La figure 6 représente, sous forme de schéma fonctionnel, la mémoire d'adresse 602 qui est réalisée sous la forme d'un compteur à six bits, les commutateurs de matrice X, 604, les commutateurs de matrice X-Y, 605 et un circuit de sélection
d'option 608, qui engendre les signaux d'établissement sélec-
tif de configuration de microplaquette asservisseuse, de microplaquette asservie ou de microplaquette unique, en répon- se au signal de sélection d'option OS appliqué à sa borne d' entrée Dans la configuration de microplaquette unique, le
compteur d'adresse 602 reçoit les six signaux d'adresse A 0-A 5.
Dans une configuration asservisseuse, il reçoit les signaux d'adresse A 0A 3, et dans une configuration asservie, il reçoit les signaux d'adresse de plus fort poids A 4-A 7 Pour tenir
compte des différentes configurations, un signal 0-3 FULL (em-
placements 0-3 remplis) devient actif lorsque le compteur d' adresse 602 stocke un compte 1 ou maximal aux emplacements 0-3 pour une configuration à deux microplaquettes, tandis qu'un
signal 0-5 FULL (emplacements 0-5 remplis) est engendré lors-
que le compteur d'adresse 602 stocke un compte maximal 1 lo-
gique aux six emplacements de stockage 0-5, en vue d'une uti-
lisation dans une configuration à microplaquette unique Le compteur 602 est couplé de manière à être incrémenté par le signal d'impulsion de compte CTP, et à être chargé avec des
signaux d'adresse extérieurs en réponse au signal d'autorisa-
tion d'adressage AE, lorsque celui-ci est validé par le signal
BUSY Des décodeurs 612, 614 décodent les trois signaux d'en-
trée d'adresse et les appliquent aux commutateurs de matrice
604, 605, respectivement Le décodeur 614 est couplé de maniè-
re à recevoir des entrées d'adresse par l'intermédiaire d'un
multiplexeur 616, qui répond à la configuration à micropla-
quette unique ou à deux microplaquettes en dirigeant convena-
blement les signaux d'adresse vers le décodeur 614 On compren-
dra aisément que, dans une configuration à microplaquette uni-
que, les commutateurs de matrice X, 604 excitent huit conduc-
teurs X, tandis que les commutateurs de matrice X-Y, 605 exci-
tent huit conducteurs Y Dans une configuration de micropla-
quette asservisseuse, les commutateurs de matrice 604 et les commutateurs de matrice 605 excitent les seize conducteurs X
et dans une configuration asservie, les commutateurs de matri-
ce 604 et les commutateurs de matrice 605 excitent les seize conducteurs Y.
Un circuit élévateur de tension 620 utilise le condensa-
teur extérieur relié aux bornes CO, Cl pour porter la tension
d'entrée VCC à 8 volts en vue de son utilisation par les comi-
mutateurs d'excitation Le circuit élévateur de tension n'est activé que si la mémoire de données 12 se trouve dans une
condition d'occupation et n'est pas activée sur la micropla-
quette asservie Un circuit de référence de tension 622 n'est activé que sur la microplaquette asservisseuse en réponse au signal d'activation de microplaquette CE et engendre un signal
de référence de tension VR qui est utilisé tant sur la micro-
plaquette asservisseuse que sur la microplaquette asservie par un régulateur de courant 624 pour assurer la régulation du courant de base appliqué au commutateur de dissipation X
ou Y actif, en vue de contrôler la grandeur du courant d'ex-
citation traversant un tore sélecté Le signal de référence de tension VR est contrôlé de manière à rester constant à environ 0,6125 volt jusqu'à 250 C, puis à décroître à un taux de 0,24 % par degré C jusqu'à 1250 C.
La figure 8 représente un circuit de détection d'alimen-
tation 802, qui a pour fonction d'engendrer le signal de sor-
tie "drapeau d'alimentation" PF, lorsque le signal d'entrée de détection d'alimentation PD tombe au-dessous d'une tension de seuil Un circuit de rétablissement 804 a pour fonction d'engendrer le signal de rétablissement de mémoire RST en 1 ' absence du signal d'activation de microplaquette CE et à la
mise sous tension.
On va maintenant se référer à la figure 9, sur laquelle
on a représenté, pour être complet, les circuits de distribu-
tion d'énergie de + 5 volts, qui comprennent un circuit asser-
vi 902 fonctionnant sur les deux microplaquettes, asservisseu-
se et asservie, en réponse au signal d'activation de micro-
plaquette CE Un second circuit de distribution d'énergie 904 fonctionne uniquement sur la microplaquette asservisseuse, en réponse aux signaux CE et SL pour distribuer + 5 volts aux
circuits qui reçoivent de l'énergie sur la microplaquette as-
servisseuse mais non sur la microplaquette asservie La réfé-
rence VCC asservie, SVCC, est transmise au circuit de rétablis-
sement 804 de la figure 8 pour assurer un rétablissement à la
mise sous tension, ce qui assure que le signal de rétablisse-
ment ne se termine pas avant que l'énergie de courant continu
soit stabilisée.
La figure 10 représente de façon plus détaillée le cir-
cuit élévateur de tension 620, le circuit de référence de tension 622, le circuit régulateur de courant 624 et, à titre d'échantillon, l'un des commutateurs de matrice excitation/ dissipation 604 La figure 10 représente également un circuit
650 d'activation de circuit de réaction magnétique qui engen-
dre le signal WC lorsque le courant d'excitation dépasse 90 % de la valeur nominale au cours d'un cycle d'écriture et le signal RC lorsque le courant d'excitation dépasse 90 % de la
valeur nominale au cours d'un cycle de lecture.
Le régulateur de courant compare la tension de référence avec la tension aux bornes de la résistance de puissance RP pour engendrer un signal VDCREF qui conduit du courant à un transistor 652 lorsque la tension de cette résistance dépasse la tension de référence pour dissiper du courant d'alimentation
à partir de la base du transistor d'excitation ou de dissipa-
tion choisi pour réduire ainsi le courant d'excitation de to-
res jusqu'à ce que la tension aux bornes de la résistance de
puissance concorde avec la tension de référence.
En se référant à la figure 7 on peut voir que l'amplifi-
cateur de lecture 198 reçoit et amplifie le signal de lecture "différence" représentant la différence entre le signal de commutation de sortie du tore sélecté et la moitié du signal
de commutation de sortie du tore de temporisation L'amplifi-
cateur ou discriminateur 204 reçoit le signal différentiel amplifié et, lorsque le verrou 206 est déverrouillé par le signal d'échantillonnage SAS de l'amplificateur de lecture, provoque la commutation du verrou 206 à l'un ou l'autre de ses états possibles pour refléter la donnée lue Deux signaux complémentaires DATA (signal de donnée inversé) et DATA COMP (complément du,signal de donnée inversé) sont choisis comme
sorties pour être utilisés par le circuit inverseur sélectif.
Le circuit de réaction magnétique 702 répond au signal de commutation de sortie du tore de temporisation en engendrant deux signaux de commutation amplifiés, comme représenté par les courbes KA et KB de la figure 11 La courbe KA présente un décalage dans le sens négatif par rapport à la courbe KB
mais offre un gain plus élevé et est en outre légèrement re-
tardée par rapport à ladite courbe KB En conséquence, la courbe KA s'élève au-dessus de la courbe KB au poins 1302 pour définir le flanc avant du signal d'échantillonnage SAS de 1 ' amplificateur de lecture A L'instant 1304, la grandeur de la
courbe KA tombe au-dessous de celle de la courbe KB pour ter-
miner le signal SAS.
On va maintenant se référer de nouveau à la figure 7, sur
laquelle on peut voir qu'un amplificateur différentiel d'en-
trée 704 reçoit le signal de commutation du tore de temporisa-
tion des bornes TA et TA de l'enroulement de lecture du tore de commutation L'amplificateur 704 comprend une source de
courant 706 et une paire de transistors d'amplificateur dif-
férentiel 708, 710 Le collecteur du transistor 708 est relié, par l'intermédiaire d'une résistance 712 et d'une résistance
de charge 714, à + 5 volts D'une manière analogue, le collec-
teur du transistor 710 est relié, par l'intermédiaire d'une
résistance 716 et d'une résistance de charge 718, à + 5 volts.
Trois résistances 720, 721 et 722 sont montées en série entre
les résistances de charge 714 et 718 Le milieu de la résis-
tance 721 constitue une masse virtuelle de courant alternatif, de sorte que les résistances 721 et 722 se comportent comme un réseau diviseur de tension alternative pour réduire le gain au point B par rapport au gain à la résistance de charge 718, ce qui réduit le gain de courant alternatif La résistance 716
assure une chute de tension continue par rapport à la résis-
tance de charge 718 et au point B sans réduire le gain de cou-
rant alternatif.
On a donc aux points A et B des tensions correspondant,
respectivement, aux courbes KA et KB de la figure 11, abstrac-
tion faite du retard imposé à la courbe KA Les résistances 720, 721, 722 et 716 sont choisies de manière à fournir au point A une tension offset de courant continu égale à environ % d'une grandeur nominale de signal de commutation de crête, telle qu'elle est détectée au point B, et de manière à assurer au point A une amplification de signal 1,2 fois plus grande que l'amplification de signal au point B.
Un comparateur d'échantillonnage reçoit les signaux pro-
venant des points A et B, les amplifie à raison d'un facteur K aux points KA et KB, respectivement, et les compare dans le transistor 732 pour engendrer le signal d'échantillonnage
SAS de l'amplificateur de lecture Un condensateur 734 inter-
vient pour retarder légèrement le signal présent au point KA de manière à produire aux points KA et KB des formes d'onde de tension telles que représenté sur la figure 11 Un signal RC autorise l'échantillonnage de l'amplificateur de lecture lorsque les courants d'excitation sont à plus de 90 % de la grandeur nominale et lorsqu'un cycle partiel de lecture est
en cours.
Un second comparateur d'échantillonnage est identique au comparateur 730, à cela près que la polarité de ses entrées
est inversée pour lui permettre de répondre au signal de com-
mutation de polarité négative qui apparait au cours d'un cy-
cle d'écriture Le signal de sortie WSAS résultant a pour
fonction d'engendrer MFC pour couper les courants d'excita-
tion au cours d'un cycle partiel d'écriture WSAS est validé par un signal WC, analogue à RC, mais apparaissant au cours
d'un cycle partiel d'écriture.
Une variante d'un circuit de réaction magnétique 1150 est représentée sur la figure 12 Le circuit 1150 comprend deux détecteurs de seuil 1152 et 1154 et un temporisateur de 100 ns 1156 Le détecteur de seuil 1152 fonctionne au cours d'un
cycle de lecture pour engendrer un signal de sortie de commu-
tation de cycle partiel de lecture RCSW, qui reste actif tant
que le signal de sortie positif du tore de temporisation dé-
passe un niveau de seuil déterminé par un signal VTH de maniè-
re à correspondre approximativement à 10 % de la tension de
commutation de crête nominale.
Le détecteur de tension de seuil 1154 est identique au détecteur 1152, à cela près que les polarités d'entrée sont inversées pour recevoir le signal de commutation de tension de sortie négatif qui apparaît au cours d'un cycle partiel d' écriture Le signal de sortie de commutation de tore de cycle partiel d'écriture WCSW est transmis à une porte ET 1158 et à une porte NON-ET 1160, qui reçoit également le signal RCSW pour engendrer une impulsion de 60 ns MFT au flanc arrière,
soit du signal RCSW, soit du signal WCSW, de manière à termi-
ner un cycle partiel de mémoire.
Le temporisateur de 100 ns 1156 ne fonctionne que pendant
un cycle partiel de lecture pour engendrer un signal de sor-
tie d'échantillonnage d'amplificateur de lecture SAS, 100 ns après le flanc avant du signal RCSW Le signal SAS se termine au flanc arrière du signal RCSW. Bien que le détecteur de crête de temporisation fixe 1152 ne suive pas la crête du signal de commutation de façon tout à fait aussi précise qu'un circuit de détection de la crête effective, sa sensibilité, au point 10 % du flanc croissant du signal de commutation, permet des ajustements temporels des conditions de commutation effectives et offre une précision raisonnable En même temps, le signal de temporisation de
réaction magnétique MFT est sensible avec davantage de préci-
sion au point 10 % préféré sur le flanc décroissant du signal
de commutation et le montage est légèrement plus simple.
La figure 13 représente une autre variante de circuit de
réaction magnétique 1180, dans laquelle le signal de commuta-
tion du tore de temporisation est à la fois différentié et intégré Un décalage négatif est imposé à l'intégrateur, de sorte que sa sortie dépasse le signal de sortie différentiel à la crête du signal de commutation Un comparateur engendre le signal SAS lorsque la grandeur du signal de sortie intégré
dépasse la grandeur du signal de sortie différentié Le si-
gnal MFT peut être engendré sous la forme d'une impulsion au
flanc arrière du signal SAS.
Bien qu'on ait décrit ci-dessus divers agencements d'une mémoire à tores comportant un circuit générateur de signal de temporisation de réaction pour permettre à un technicien non
particulièrement spécialisé de réaliser et d'utiliser l'inven-
tion, il va de soi que celle-ci n'est nullement limitée à ces agencements et est susceptible de nombreuses variantes sans
qu'on s'écarte pour cela de l'esprit ni du domaine de l'inven-
tion. in 1 CN 0 % CD Ln cm
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Claims (16)

REVENDICATIONS
1 Mémoire à tores, caractérisée en ce qu'elle comprend un empilage de stockage de données incluant une matrice
( 116) de tores de stockage de donnée ( 130) et un tore de tem-
porisation ( 132) couplé de manière à recevoir sensiblement la même grandeur de courant d'excitation qu'un tore de stockage de donnée ( 130) sélecté
un circuit de lecture ( 180, 192) du tore de temporisa-
tion, couplé de manière à détecter la sortie de signal de commutation du tore de temporisation ( 132) et à engendrer un signal de commutation de réaction correspondant, lorsque le
tore de temporisation ( 132) est commuté par le courant d'ex-
citation; un montage d'excitation couplé de manière à exciter un tore de stockage de donnée ( 130) sélecté et le tore de temporisation ( 132) avec des courants de grandeur suffisante pour commuter ces tores ( 130, 132) d'un état d'aimantation donné à un autre en réponse à des signaux de commande de courant; et un circuit de temporisation et de commande capable, en réponse à des ordres d'adresse et de donnée et au signal de commutation de réaction, d'engendrer les signaux de commande de courant nécessaires pour commuter des tores de stockage
de donnée ( 130) sélectés.
2 Mémoire à tores suivant la revendication 1, caractéri-
sée en ce que le circuit de temporisation et de commande com-
prend un circuit de référence engendrant une tension de réfé-
rence et un comparateur couplé de manière à comparer le signal de commutation de réaction avec la tension de référence et à engendrer un signal de temporisation de réaction magnétique lorsque la grandeur du signal de commutation de réaction devient inférieure à la tension de référence au cours d'un cycle partiel de mémoire, le circuit de temporisation et de commande étant en outre couplé en sorte de déterminer la durée du courant d'excitation en réponse à l'apparition du signal de temporisation de réaction magnétique pendant un cycle partiel
de mémoire.
3 Mémoire à tores suivant la revendication 2, caractéri-
sée en ce que la tension de référence est réglée à environ 20 % de la tension de crête du signal de temporisation de réaction
à 250 C.
4 Mémoire à tores suivant l'une quelconque des revendi-
cations 1, 2 et 3, caractérisée en ce qu'elle comprend en ou-
tre un circuit de lecture des tores de stockage de donnée ( 130), couplé de manière à détecter un signal de commutation de sortie d'un tore de stockage de donnée ( 130) sélecté et à stocker un état de donnée indiquant l'état dudit signal de commutation de sortie de tore de stockage de donnée lors de
l'apparition d'un signal d'échantillonnage.
Mémoire à tores suivant la revendication 4, caractéri- sée en ce qu'elle comprend en outre un détecteur de crêtes couplé de manière à détecter l'apparition d'une tension de crête dans le signal de commutation de réaction et à engendrer
le signal d'échantillonnage en réponse à cette tension.
6 Mémoire à tores suivant la revendication 4, caractéri-
sée en ce qu'elle comprend en outre un circuit d'échantillon-
nage couplé de manière à engendrer le signal d'échantillonnage
en réponse à une condition du signal de commutation de réac-
tion indiquant que le tore de temporisation ( 132) a pratique-
ment terminé sa commutation.
7 Mémoire à tores suivant la revendication 4, caractéri-
sée en ce que le circuit de lecture des tores de stockage de donnée ( 130) est couplé de manière à soustraire la moitié du signal de commutation de sortie du tore de temporisation ( 132)
au signal de commutation de sortie du tore de stockage de don-
née ( 130) sélecté pour obtenir un signal-différence et pour indiquer, lors de l'apparition du signal d'échantillonnage, un état de donnée qui varie selon que le signal-différence est ou
non plus grand que zéro.
8 Mémoire à tores suivant la revendication 7, caractéri-
sée en ce qu'elle comprend en outre des moyens capables, en réponse au signal de commutation de réaction, d'engendrer le
signal d'échantillonnage approximativement au moment o le si-
gnal de commutation de réaction atteint une tension de crête.
9 Mémoire à tores suivant la revendication 6, caractéri-
sée en ce que le circuit d'échantillonnage comprend un circuit intégrateur et un circuit différenciateur sensibles au signal de commutation de réaction, et un comparateur couplé de manière à engendrer le signal d'échantillonnage lorsque l'intégrale du signal de commutation de réaction dépasse sa dérivée au
cours d'un cycle partiel de mémoire.
Mémoire à tores, caractérisée en ce qu'elle comprend: un empilage de stockage de données incluant une matrice ( 116) de tores de stockage de donnée ( 130) et un tore de temporisation ( 132) couplé de manière à recevoir sensiblement
la même grandeur de courant d'excitation qu'un tore de stocka-
ge de donnée ( 130) sélecté; un montage d'excitation couplé de manière à exciter un
tore de stockage de donnée ( 130) sélecté et le tore de tempo-
risation ( 132) avec des courants d'excitation suffisants pour commuter ces tores ( 130, 132) d'un état magnétique donné à un autre au cours de cycles partiels de mémoire; et un circuit de lecture couplé de manière à détecter la différence entre un signal de commutation de sortie d'un tore de stockage de donnée ( 130) sélecté et la moitié du signal de commutation de sortie du tore de temporisation ( 132), et à indiquer si cette différence est ou non plus grande que zéro à un instant coïncidant approximativement avec l'apparition d'une grandeur de crête du signal de commutation du tore de
temporisation ( 132).
11 Mémoire à tores suivant la revendication 10, caracté-
risée en ce que le circuit de lecture est couplé avec la ma-
trice ( 116) de tores de stockage de donnée ( 130) en une con-
figuration se traduisant par la génération d'un signal de commutation de tore de sortie bipolaire pour tous les tores de stockage de donnée ( 130) de la matrice ( 116) au cours d'une
partie lecture d'un cycle.
12 Mémoire à tores s'adaptant aisément à des variations
de la grandeur du courant d'excitation des tores et aux va-
riations de température de tension d'entrée et de temporisa-
tion de la matrice de tores, ladite mémoire étant caractérisée en ce qu'elle comprend une matrice ( 116) de tores magnétiques incluant une pluralité de tores de stockage de données ( 130) et un tore de temporisation ( 132); un montage d'excitation couplé de manière à exciter un tore de stockage de donnée ( 130) sélecté et le tore de temporisation ( 132) avec des courants d' excitation sensiblement égaux et suffisants pour provoquer une commutation d'un état d'aimantation donné à un autre au cours d'une partie lecture d'un cycle de mémoire; et un circuit de lecture couplé de manière à détecter la grandeur du signal de commutation de sortie d'un tore de stockage de donnée ( 130) sélecté et celle du signal de commutation de sortie du tore de temporisation ( 132), et à indiquer comme sortie de donnée la condition du signal de commutation de sortie du tore de stockage de donnée ( 130) lors de l'apparition d'une crête
dans le signal de commutation de sortie du tore de temporisa-
tion ( 132).
13 Mémoire à tores suivant la revendication 12, caracté-
risée en ce qu'elle comprend en outre un détecteur de crêtes couplé de manière à détecter l'apparition d'une crête dans le signal du tore de temporisation ( 132) au cours d'une partie lecture d'un cycle et à commander la détection du signal de commutation de sortie d'un tore de stockage de donnée ( 130)
sélecté lors de l'apparition d'une crête.
14 Mémoire à tores suivant l'une quelconque des revendi-
cations 12 et 13, caractérisée en ce que le circuit de lecture est couplé de manière à indiquer l'état de donnée d'un tore ( 130) sélecté en comparant avec zéro la différence entre le signal de commutation de sortie du tore de stockage de donnée ( 130) sélecté et la moitié du signal de commutation de sortie
du tore de temporisation ( 132).
15 Mémoire à tores suivant la revendication 12, caracté-
risée en ce que le circuit de lecture comprend un amplifica-
teur différentiel ( 198) couplé de manière àproduire un premier signal amplifié indicateur du signal de commutation de sortie du tore de temporisation ( 132) et un second signal amplifié
indicateur du signal de commutation de sortie du tore de tem-
porisation ( 132), le second signal amplifié ayant un gain plus grand que le premier signal amplifié et présentant un
décalage de-tension et un retard temporel par rapport à celui-
ci, de sorte que le second signal amplifié ne dépasse en gran-
deur le premier qu'approximativement entre la crête et le
point de terminaison du signal de sortie du tore de tempori-
sation ( 132).
16 Mémoire à tores suivant la revendication 12, caracté-
risée en ce que le circuit de lecture ( 1150) comprend un dé-
tecteur de seuil ( 1152) couplé de manière à engendrer un si-
gnal de sortie lorsque le signal de commutation de sortie du tore de temporisation ( 132) dépasse 10 % de sa grandeur de
crête nominale et un circuit de temporisation couplé de ma-
nière à engendrer un signal d'échantillonnage pulsé de l'am- plificateur de lecture ( 198) au bout d'un temps fixe après le
flanc avant du signal de sortie du détecteur de seuil ( 1152).
17 Mémoire à tores suivant la revendication 12, caracté-
risée en ce que le circuit de lecture ( 1180) comprend un dif-
férenciateur couplé de manière à recevoir le signal de commu-
tation du tore de temporisation ( 132) et à engendrer, en ré-
ponse à celui-ci, un signal de commutation différencié en tant que sortie, un intégrateur couplé de manière à intégrer le signal de commutation de sortie du tore de temporisation
( 132) avec un décalage fixe et à engendrer un signal de com-
mutation intégré décalé en tant que sortie, et un comparateur couplé de manière à engendrer un signal d'échantillonnage de l'amplificateur de lecture ( 198) lorsque la grandeur du signal
de commutation intégré décalé dépasse celle du signal de com-
mutation différencié.
18 Mémoire à tores, caractérisée en ce qu'elle comprend: un empilage incluant une pluralité de tores de stockage de donnée ( 130) et un tore de temporisation ( 132), ce dernier étant couplé de manière à être excité par le même courant d' excitation qu'un tore de stockage de donnée ( 130) sélecté; un détecteur de crêtes couplé de manière à détecter une crête dans une tension de signal de commutation de sortie
provenant du tore de temporisation ( 132), au cours d'un demi-
cycle de lecture et à engendrer un signal d'échantillonnage en réponse à cette crête; un détecteur de seuil ( 1152, 1154) couplé de manière à détecter une diminution de grandeur de la tension du signal de commutation de sortie du tore de temporisation ( 132) au cours
d'un demi-cycle de lecture et au cours d'un demi-cycle d'écri-
ture et à engendrer un signal de temporisation de réaction magnétique en réponse à cettediminution de grandeur-; un circuit de lecture couplé de manière à recevoir la différence entre le signal de commutation de sortie d'un tore ( 130) sélecté et la moitié du signal de commutation de sortie du tore de temporisation ( 132), ledit circuit de lecture étant couplé de manière à verrouiller et à maintenir un état de donnée lors de l'apparition du signal d'échantillonnage, un premier état de donnée étant verrouillé si ladite différence est plus grande que zéro et un second état de donnée étant verrouillé si ladite différence est plus petite que zéro; et un circuit de commande et de temporisation couplé de
manière à faire fonctionner la mémoire en demi-cycles de lec-
ture et d'écriture, l'excitation à chaque demi-cycle étant interrompue en réponse au signal de temporisation de réaction magnétique. 19 Mémoire à tores, caractérisée en ce qu'elle comprend: un empilage de tores comprenant une matrice ( 116) de
tores magnétiques ( 130) de mémoire, des conducteurs d'excita-
tion (XO-X 15, Y 0-Y 15) disposés de manière à assurer la sélec-
tion par coïncidence de courants d'un tore de mémoire ( 130)
sélecté et un enroulement de lecture (SA, SA) couplé de ma-
nière à détecter la commutation d'un tore magnétique ( 130) de mémoire; un montage d'excitation couplé de manière à engendrer
des courants d'excitation dans l'empilage pour assurer la sé-
lection par coïncidence de courants d'un tore ( 130) sélecté dans l'empilage en réponse à des signaux d'adresse; un circuit de lecture couplé de manière à détecter et à indiquer l'état de signaux de commutation de sortie de tores apparaissant sur l'enroulement de lecture (SA, SA) lorsque ledit circuit est activé par un signal d'échantillonnage; et un circuit générateur de signal d'échantillonnage couplé
de manière à engendrer un signal d'échantillonnage à un ins-
tant prédéterminé par rapport à l'excitation effective de 1 '
empilage au cours d'un cycle partiel de lecture de mémoire.
FR8212283A 1981-07-16 1982-07-13 Memoire a tores commandee par un tore auxiliaire Expired FR2509895B1 (fr)

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