FR2509893A1 - Memoire a tores comportant un systeme d'excitation a retour - Google Patents

Abstract

UN SYSTEME D'EXCITATION DE MEMOIRE A TORES EXTREMEMENT EFFICACE 1270 FAIT PASSER DES COURANTS LE LONG DE CONDUCTEURS X ET Y SELECTES ET DIVISE CES COURANTS EN VUE DE LEUR RETOUR, SUR LES CONDUCTEURS D'EXCITATION NON SELECTES SUIVANT LA MEME DIMENSION X OU Y. LES CONDUCTEURS D'EXCITATION 1272, 1286 SONT COUPLES AVEC DES COMMUTATEURS D'EXCITATION ET DE DISSIPATION 1274, 1270 A UNE EXTREMITE D'EXCITATION 1276, 1288 ET LES CONDUCTEURS X 1286 SONT INTERCONNECTES A UNE EXTREMITE COMMUNE OPPOSEE 1292, TANDIS QUE LES CONDUCTEURS Y 1272 SONT EGALEMENT INTERCONNECTES A UNE EXTREMITE COMMUNE OPPOSEE 1278. UNE PAIRE DE TRANSISTORS DE COMMUTATION COMPRENANT UN TRANSISTOR DE DISSIPATION 1298, 1300 ET UN TRANSISTOR D'EXCITATION 1296, 1299 ESTCONNECTEE A UNE EXTREMITE D'EXCITATION DE CHAQUE CONDUCTEUR. LES BUS DE RESISTANCES X ET Y PEUVENT ETRE INTERCONNECTES POUR PERMETTRE DE FAIRE PASSER UN UNIQUE COURANT D'EXCITATION A LA FOIS SUR UN CONDUCTEUR X SELECTE ET SUR UN CONDUCTEUR Y SELECTE. LES COURANTS DE RETOUR REDUISENT LE COURANT APPLIQUE A CHAQUE TORE SELECTE PARTIELLEMENT EN AMELIORANT AINSI LES MARGES DE COURANT. APPLICATION AUX MEMOIRES A TORES DU TYPE 3D A TROIS FILS.

Description

La présente demande de brevet est apparentée aux demandes suivantes:

demande déposée le 13 Juillet 1982, par la présente Demanderesse pour: "Mémoire à tores commandée par un tore auxiliaire"; demande déposée le 13 Juillet 1982, par la présente

Demanderesse pour "Mémoire de données à complémentation sélec-

tive et procédé d'utilisation d'une telle mémoire"; demande déposéele 13 Juillet 1982, par la présente Demanderesse pour "Enroulement de lecture de mémoire à tores

à faible bruit".

La présente invention concerne les systèmes d'excitation de mémoire à tores et, plus particulièrement, un système dans lequel un unique courant d'excitation traverse la mémoire

suivant les deux dimensions X et Y et retourne sur des con-

ducteurs non sélectés suivant chaque dimension.

Les systèmes d'excitation de mémoire à tores utilisent généralement une matrice de diodes de décodage pour coupler des courants d'excitation à un conducteur d'excitation X ou Y sélecté Des courants séparés traversent la mémoire suivant chaque dimension, de sorte que le courant d'excitation total est égal à la somme des courants d'excitation de sélection partielle X et Y. Toutefois, d'autres systèmes d'excitation ont parfois été

utilisés Dans'un article de Jan A Rachman,"Ferrite Apertu-

red Plate For Random Access Memory" (Plaque de ferrite perfo-

rée pour mémoire à accès direct) Proceedings of the IRE, pages 325-334 (mars 1957) est décrit, page 331, un dispositif

d'excitation à courants non coïncidents tridimensionnel utili-

sant des commutateurs de transformateur, dispositif dans le-

quel une rangée de conducteurs est excitée par application sur n-l conducteurs non sélectés, de courants inverses qui s'

accumulent à une extrémité commune pour faire passer un cou-

rant d'excitation direct sur le conducteur d'excitation sélec-

té Le but de ce système était de réduire les courants d'exci-

tation engendrés par chaque commutateur de transformateur et, eu égard à l'excitation par courants non coïncidents, il n'

avait aucun effet sur les marges de courant ni sur l'annula-

tion de bruit de l'enroulement de lecture Une seule rangée

de tores d'une plaque de'mémoire recevait du courant.

Un système d'excitation de mémoire à tores suivant l'in-

vention comprend une pluralité de conducteurs X et une plura-

lité de conducteurs Y couplant inductivement une matrice de tores magnétiques de mémoire pour assurer la sélection par coïncidence de courants d'un tore sélecté dans cette matrice,

les conducteurs X comportant chacun une extrémité d'excita-

tion et une extrémité commune opposée couplée avec l'extrémité commune de chacun des autres conducteurs X, les conducteurs Y comportant chacun une extrémité d'excitation et une extrémité commune opposée couplée avec l'extrémité commune de chacun des autres conducteurs Y, un circuit d'excitation X connecté de manière à engendrer un courant d'excitation X de sélection

partielle sur un conducteur X sélecté, ce circuit d'excita-

tion X offrant un chemin de retour orienté en sens inverse à une partie proportionnelle du courant d'excitation X entre l'extrémité d'excitation de chaque conducteur d'excitation non sélecté et un premier bus; et un circuit d'excitation Y connecté de manière à engendrer un courant d'excitation Y de sélection partielle sur un conducteur Y sélecté, ce circuit d'excitation Y offrant un chemin de retour orienté en sens inverse à une partie proportionnelle du courant d'excitation

Y entre l'extrémité d'excitation de chaque conducteur d'exci-

tation Y non sélecté et un second bus.

Outre la génération de faibles signaux de bruit qui ten-

dent à annuler les signaux de bruit de sélection partielle sur un enroulement de lecture, les dispositifs d'excitation à courant de retour divisé aident à améliorer les marges de courant pour permettre une intégration sur une grande échelle du montage d'excitation, concurremment à une réduction de la précision de contrôle du courant L'excitation directe par transistors, sans diodes de décodage, élimine les chutes de tension qui se produiraient à travers de telles diodes, de sorte qu'une source de 5 volts peut faire passer un courant

unique tant sur un conducteur d'excitation X que sur un con-

ducteur d'excitation Y, ce qui réduit considérablement la consommation de courant Selon une variante, les premier et second bus peuvent être interconnectés pour brancher en série

les conducteurs d'excitation X et Y sélectés.

L'invention sera mieux comprise à la lecture de la des-

cription détaillée qui suit et à l'exament des dessins joints qui en représentent, à titre d'exemple non limitatif, des modes de réalisation.

la figure 1 est un schéma fonctionnel simplifié repré-

sentant un système de traitement de données comportant un

dispositif séquenceur d'états et une mémoire de données lec-

ture complémentation-écriture à commande sélective suivant l'invention; la figure 2 est un schéma fonctionnel de la mémoire de données représentée sur la figure 1; la figure 3 est une représentation schématique d'une matrice de tores de la mémoire de données représentée sur la figure 1; la figure 4 est un schéma fonctionnel simplifié d'une logique de commande pour la mémoire de données représentée sur la figure 1; la figure 5 est une représentation schématique d'une

partie de la logique de commande comprenant le circuit inver-

seur de données sélectif pour la mémoire de données représen-

tée sur la figure 1;

la figure 6 est un schéma fonctionnel simplifié de cir-

cuits de comptage d'adresse, d'excitation et de décodage pour la mémoire de données représentée sur la figure 1;

la figure 7 est un schéma fonctionnel simplifié de cir-

cuits d'amplificateur de lecture et de réaction magnétique pour la mémoire de données représentée sur la figure 1;

la figure 8 est une représentation schématique de cir-

cuits de rétablissement (d'état initial) et de détection de panne de courant pour la mémoire de données représentée sur la figure 1;

la figure 9 est une représentation schématique de cir-

cuits d'alimentation à activation sélective pour la mémoire de données représentée sur la figure 1;

la figure 10 est une représentation schématique des cir-

cuits d'excitation représentés sur la figure 6;

la figure 11 est une représentation de deux formes d'on-

de de tension mettant en évidence le fonctionnement d'un dé-

tecteur de crêtes pour la mémoire de données représentée sur la figure 1;

la figure 12 représente un mode de réalisation de va-

riante d'un système d'excitation suivant l'invention;et la figure 13 représente un autre mode de réalisation

de variante d'un système d'excitation suivant l'invention.

Comme représenté sur la figure 1, un exemple spécifique d'un système de traitement de données 10 comprend une mémoire de données à complémentation sélective 12 couplée avec un séquenceur d'états 14 comprenant lui-même une mémoire de données de 512 mots x 32 bits réalisée sous la forme d'une mémoire PROM (mémoire morte programmable) 16, un registre d'instruction 18 couplé de manière à recevoir et à stocker les données de sortie de la mémoire PROM 16 et un décodeur d'instruction 20 couplé-de manière à recevoir et à décoder quatre des trente-deux bits reçus et stockés par le registre

d'instruction 18 Un générateur de signaux d'horloge symétri-

que à 1 mégahertz 22 est couplé de manière à charger, lors de l'un des flancs de sens négatif de ces signaux, le registre d'instruction 18 et à activer, lorsqu'il est en condition haute ou état logique 1, le décodeur d'instruction 20, 500 nanosecondes plus tard et pour 500 nanosecondes Un signal de rétablissement de système SRST, qui peut être engendré

extérieurement, initialise le séquenceur d'état 14 en remet-

tant à zéro le registre d'instruction 18 Cela provoque la présentation d'une adresse zéro prédéterminée à la mémoire PROM 16 qui produit, en réponse à cette adresse, une sortie DO-D 31 Lors de la transition de sens négatif suivante du signal d'horloge JCK, le registre d'instruction 18 se charge de la sortie à 32 bits de la mémoire PROM 16 et présente à celleci une nouvelle adresse sur les conducteurs PAO-PA 8 En même temps, le décodeur d'instruction 20 décode la sortie à quatre bits IDO-ID 3 du registre d'instruction 18 et, pendant

la transition bas-haut suivante du signal d'horloge à 1 méga-

hertz, sort l'un de seize signaux de sortie décodés sous la

forme d'une impulsion de 500 nanosecondes.

Dans le présent exemple, quinze conditions seulement sont effectivement sorties, la sortie IO du décodeur étant utilisée comme une condition de non-opération En outre, deux seulement des instructions codées ont été considérées dans le présent

exemple L'instruction Il est utilisée pour activer un multi-

plexeur de conditions 30, tandis que l'instruction I 2 est utilisée pour appliquer une entrée de déchenchement de cycle pulsée à la mémoire de données 12, par l'intermédiaire d'une

porte OU 32, qui peut également recevoir un signal de déclen-

chement de cycle non pulsé ou continu directement du registre d'instruction 18 Lors de la transition haut-bas suivante du signal d'horloge, le registre d'instruction se charge d'un nouveau jeu de données et présente une nouvelle adresse à la mémoire PROM 16. Une porte OU 34 permet la réalisation de branchements conditionnels en sortant le bit d'adresse de plus faible poids A O dans la mémoire PROM 16, lorsque ladite porte reçoit le

bit d'adresse correspondant de la sortie du registre d'ins-

truction 18 et un signal de sortie de donnée du multiplexeur de conditions 30 Un branchement conditionnel peut ainsi être exécuté en provoquant la présentation à la mémoire PROM 16, par le séquenceur d'états, d'une adresse de numéro pair Si

la sortie du multiplexeur de conditions 30 est à l'état logi-

que 0, cette instruction est exécutée En revanche, si la sortie du multiplexeur de conditions 30 est à l'état logique

1, la porte OU 34 incrémente automatiquement l'adresse suivan-

te et l'instruction suivante est exécutée Par exemple, si 1 '

adresse suivante présentée à la mémoire PROM 16 est l'empla-

cement 64, et si le multiplexeur (MUX) de conditions 30 pré-

sente une sortie logique 1, c'est l'adresse 65 qui est en fait

présentée à la mémoire PROM 16.

D'autres circuits périphériques inclus dans le système de traitement de données 10 pour faciliter le fonctionnement de celui-ci comprennent un verrou de données 36 qui verrouille les données de sortie de la mémoire de données 12 lors de 1 ' occurence d'une sortie "données disponibles" de la mémoire 12 La sortie du verrou 36 est réinjectée, par l'intermédiaire de l'entrée Cll, dans le multiplexeur de conditions 30 Il est à noter que les sorties "données disponibles", "débordement d'adresse" et "panne de courant" de la mémoire de données sont

également réinjectées dans le séquenceur d'états 14 par l'in-

-termédiaire des signaux d'entrée C 12-C 14, respectivement, du multiplexeur de conditions 30 Les sorties DO et DA sont en outre-mises à la disposition d'un dispositif extérieur qui peut ommuniquer, par l'intermédiaire d'un registre d'adresse de jonction 40 et d'un multiplexeur de jonction 42, ainsi que du multiplexeur de conditions 30, avec le système de traitement

de données 10.

Un précadreur ou compteur modulo N, 44 reçoit un signal d'entrée contenant des impulsions qui doivent être comptées et sort, vers l'entrée C 15 du multiplexeur de conditions, un

signal de compte maximal lorsqu'il déborde pendant le compta-

ge Le précadreur 44 peut être rétabli (ou remis à zéro) par le signal de rétablissement du système Le nombre d'états de comptage du compteur 44 dépend de l'application particulière et, pour donner un exemple, ce compteur pourrait recevoir des impulsions représentant des rotations d'un arbre de wattmètre et produire un compte de précadrage tel que chaque sortie du

compte MAX du compteur 44 représente 1 kilowattheure d'éner-

gie électrique.

La mémoire de données 12 est avantageusement réalisée

sous la forme d'une petite mémoire à tores de 256 x 1, compor-

tant son propre compteur d'adresse interne et fonctionnant par cycles lecture/écriture d'une durée de 1500 nanosecondes Les

connexions de service pour la mémoire de données 12 compren-

nent une entrée de détection de courant qui reçoit 3 volts divisée par résistance à partir d'une entrée non stabilisée

de 8 volts provenant de la source de courant d'alimentation.

Si l'entrée tombe au-dessous d'un seuil choisi, la mémoire de données 12 engendre un signal de sortie "panne de courant" qui est appliqué à l'entrée C 14 du multiplexeur de conditions pour avertir de l'imminence d'une panne de courant et mettre la mémoire de données 12 dans un état de sécurité tel qu'un cycle de mémoire ne soit pas interrompu lorsque ladite mémoire de données devient incapable de fonctionner par suite d'un état d'alimentation insuffisante Le signal de sortie "panne de courant" peut également être communiqué à un dispositif

extérieur pour avertir celui-ci de la panne de courant immi-

nente Dans certaines applications, le dispositif extérieur peut utiliser des pointeurs de système ou des paramètres de données qui doivent alors être communiqués au système 10 par

l'intermédiaire des circuits de jonction, en vue d'être stoc-

kés dans la mémoire de données 12 antérieurement à la coupure de courant, de façon que ces pointeurs et paramètres ou autres données puissent être préservés par le dispositif de stockage à tores rémanent de la mémoire de données 12 pendant la durée de la panne de courant Lors de la réapparition d'un courant convenable, le système extérieur peut alors retrouver ces données dans la mémoire de données 12 pour se réinitialiser

de lui-même au point o la coupure de courant s'est produite.

Une entrée VCC à + 5 volts de la mémoire de données 12 fournit le courant de base tandis qu'une connexion à la masse

ferme le circuit d'alimentation Un condensateur de 0,1 micro-

farad est branché-entre les bornes CO et Cl, ce condensateur

étant destiné à être utilisé par un circuit élévateur de ten-

sion interne, et une borne de résistance de puissance RP est connectée, par l'intermédiaire d'une résistance de 5 ohms, à

la masse pour assurer un contrôle du courant d'excitation uti-

lisé dans l'empilage de tores de la mémoire de données 12.

Les connexions de commande actives de la mémoire de don nées 12 comprennent une sortie de débordement d'adresse AOV, qui indique que le compteur d'adresse interne est à un compte maximal de 255 et sur le point de déborder Le signal de la sortie AOV est engendré à partir d'un verrou de débordement qui est également ouvert par un signal d'écoulement de laps de temps de 600 ns lorsqu'une impulsion de temporisation de réaction magnétique MFT ne se produit pas dans un délai de

600 ns après le début d'un cycle partiel de lecture ou d'écri-

ture de mémoire XOV inhibe les cycles de fonctionnement de

la mémoire jusqu'à ce qu'il soit éliminé par le signal de va-

lidation d'adresse AE AOV devient actif environ 650 ns après

le flanc avant de CI lors d'un adressage du dernier emplace-

ment de mémoire avec le compte CT validé Une sortie "données disponibles" produit un signal pulsé indiquant que des données ont été lues et stabilisées à la sortie DO et sont disponibles pour utilisation extérieure Le flanc avant de DA apparaît au plus tard 700 nanosecondes après le déclenchement d'un cycle

d'adressage de la mémoire pour lecture, lecture complémenta-

tion, ou écriture par le signal d'entrée de déclenchement de cycle CI DA est dans une relation temporelle avec un signal

d'échantillonnage de données interne telle qu'il devienne ac-

tif 40 ns après l'apparition d'une donnée valable en DO et reste actif pendant le reste d'un cycle Il est interrompu par une impulsion de fin de cycle interne EOC, un temps maximal de 1350 ns étant compris entre -le flanc avant de CI et le flanc

arrière de DA DO est une connexion bidirectionnelle qui four-

nit une sortie de données au cours d'un cycle de lecture et

reçoit une entrée de données au cours d'un cycle d'écriture.

Les données d'entrée doivent être valables dans un délai de nanosecondes après le flanc avant de CI et doivent rester valables jusqu'à un instant ultérieur de 10 nanosecondes au flanc avant de DA Les données de sortie sont valables 40 ns avant l'apparition du flanc avant du signal DA, 650 ns après le flanc avant de CI et restent valables jusqu'à un instant

ultérieur de 20 ns au flanc arrière de DA.

Les entrées de lecture et d'écriture assurent, sous la

forme de combinaisons codées, la sélection d'un de quatre cy-

cles de fonctionnement différents pour la mémoire de données 12 RD = O et WT = 1 commandent un cycle de lecture RD = 1 et

WT = O commandent un cycle d'écriture RD = O et WT = O o m-

mandent un cycle de lecture complémentation,au cours duquel

une donnée est lue à un emplacement de mémoire adressé, com-

plémentée, présentée à la sortie DO sous forme de complément, puis réenregistrée, également sous forme de complément, à 1 ' emplacement d'adresse choisie; RD = 1, WT = 1 commandent un cycle d'incrémentation d'adresse, au cours duquel le compteur

d'adresse est incrémenté mais sans qu'aucune opération affec-

tant des données ait lieu RD et WT doivent être valables 100 nanosecondes avant le flanc avant de CI et rester valables

pendant 300 nanosecondes après ce flanc.

CE (signal d'activation de microplaquette contrôle une

condition de chute de tension et lorsqu'il est actif, il pro-

voque la réception, par les composants voulus de la mémoire de données 12, du courant de commande et, par conséquent, la mise en condition active de la mémoire de données afin qu'elle

puisse recevoir un ordre de cycle de traitement de données.

Seuls un circuit de détection de tension, un circuit de récep-

tion AE, un circuit de débordement d'adresse et les circuits d'activation de microplaquette restent actifs en présence d' une condition de chute de tension (CE = 1) Les données du compteur d'adresse sont perdues pendant la durée de l'état de

chute de tension, et doivent être réenregistrées lors du dé-

clenchement de CE En outre, un intervalle de temps de 500 nanosecondes est nécessaire entre le flanc avant de CE et le

premier signal d'entrée actif L'entrée CT est l'entrée d'au-

torisation de comptage qui permet au compteur d'adresse in-

terne d'être incrémenté à la fin d'un cycle de mémoire en cours ou au début d'un cycle d'incrémentation d'adresse CT doit être valable 100 nanosecondes avant le flanc avant de CI et rester valable pendant au moins 300 nanosecondes.

AS est une entrée d'autorisation d'adressage qui provo-

que le chargement-des entrées d'adresse MAO-MA 7 dans le comp-.

teur d'adresse interne Ce signal d'entrée rétablit en outre le signal de débordement d'adresse AOV Le signal AE doit avoir une largeur minimale de 200 nanosecondes Le compteur d'adresse est verrouillé, soit par le flanc arrière de AE,

soit par le flanc avant du signal d'occupation de mémoire in-

terne, BUSY si AS -reste actif au moment du déclenchement du cycle Les signaux d'entrée d'adresse doivent être validés et stables 200 ns avant le flanc arrière de AS et doivent rester

valables pendant 100 ns après AE.

Le signal de déclenchement de cycle CI déclenche un cycle

de fonctionnement de la mémoire de données lorsque sa micro-

plaquette est activée et lorsqu'elle n'est pas occupée et ce

signal doit avoir une durée minimale de 100 ns Pour un fonc-

tionnement d'un cycle unique CI à une largeur maximale de 1000 ns Tant que CI reste actif, la mémoire de données 12 continue de fonctionner cycliquement jusqu'à ce qu'elle soit

désactivée par CE ou AOV.

Dans le présent exemple, tous les ordres d'entrée desti-

nés au système de traitement de données 10 doivent être intro-

duits par l'intermédiaire du multiplexeur de conditions 30.

Le séquenceur d'états 14 répond à ces ordres en échantillon-

nant séquentiellement les seize ordres disponibles et en ré-

pondant lorsqu'il trouve l'un d'eux actif Un programme d' échantillonnage de ces entrées de condition est représenté

sur le tableau I (voir fin du texte) En partant de l'emplace-

ment d'adresse O qui est imposé par un rétablissement du sys-

tème, le séquenceur est amené à l'adresse d'entrée 2 de la

mémoire PROM 16, l'état d'instruction Il étant actif pour per-

mettre le fonctionnement du multiplexeur de conditions 30 et l'état de condition O étant actif pour tester la condition CO Si l'entrée de condition CO est inactive, le séquenceur passe effectivement à l'emplacement d'adresse 2 et, de là, continue de progresser jusqu'à l'emplacement d'adresse 4 tout en testant l'entrée Cl En revanche, si l'entrée d'entrée CO est active, le séquenceur passe à l'emplacement 3 au lieu de passer à l'emplacement d'adresse 2 L'emplacement d'adresse 3 contient une instruction de branchement à l'emplacement d' adresse 64 de la mémoire PROM o est, en conséquence, stockée la première instruction d'un sous-programme pour répondre à l'ordre C O A titre d'exemple illustratif, l'ordre d'entrée CO pourrait ordonner au système de traitement de données 10 d'ajouter les contenus de deux bits situés aux emplacements

d'adresse 0-1 aux contenus de deux bits situés aux emplace-

ments d'adresse 4-5 et de ranger les résultats aux emplace-

ments d'adresse 4-6.

Si l'ordre d'entrée CO n'est pas actif, le séquenceur passe à l'adresse 2 qui teste l'entrée d'ordre Cl Si l'entrée Cl est inactive, l'adresse 4 de la mémoire PROM provoque un

branchement à l'adresse 6 et un test de l'entrée C 2 En re-

vanche, si l'entrée Cl est active, le séquenceur passe en fait à l'adresse 5 de la mémoire PROM, ce qui provoque un

branchement sur l'opération initiale d'un sous-programme cor-

respondant à l'entrée d'ordre Cl et qui, dans le présent exem-

ple, pourrait être une routine de lecture de multiplet d'en-

trée à l'emplacement d'adresse 128 L'entrée Cl pourrait, par

exemple, ordonner au système de traitement de donnée 10 d'ex-

traire pour un dispositif extérieur, huit bits de donnée en

commençant par un emplacement d'adresse indiqué par le regis-

tre d'adresse de jonction interne 40.

Mémoire de données 12 La mémoire de données 12 est assemblée sous la forme d'un circuit hybride dans un unique bottier DIL (à deux rangées de broches alignées) comme représenté sur la figure 2 La mémoire

de données 12 comprend une microplaquette de silicium asservis-

seuse 114, une matrice de tores 116 et une microplaquette de silicium asservie 118 La microplaquette asservisseuse 114 et la microplaquette asservie 118 sont identiques, à cela près

que, sur la microplaquette asservisseuse, une entrée de sélec-

tion d'option OS est connectée à la masse, tandis que sur la microplaquette asservie, l'entrée OS est reliée à + 5 volts,

précisément pour lui donner la configuration d'une micropla-

quette asservie L'entrée OS est en fait une entrée logique à trois états et, lorsqu'elle reste non branchée, elle donne à l'ensemble une configuration à microplaquette unique qui ne peut exciter qu'une matrice de 64 tores et non la matrice 116 de 256 tores.

La microplaquette asservisseuse 114 fournit les excita-

tions et dissipations X, les quatre bits de plus faible poids du registre d'adresse de la mémoire de données et la majeure partie de la temporisation et de la commande des opérations

de la mémoire La microplaquette asservie fournit principale-

ment les circuits d'excitation et de dissipation pour les con-

ducteurs d'excitation Y et les quatre bits de plus fort poids

du registre d'adresse de la mémoire de données.

La figure 3 représente la matrice de tores 116 comme étant une matrice de 16-x 16 tores magnétiques 130 de stockage

de données, à cycle d'hystérésis rectangulaire Par simplifi-

cation, on n'a représenté en fait qu'un nombre de tores suffi-

sant pour mettre en évidence la configuration double en forme

d'arête de hareng suivant laquelle les tores sont alignés.

La figure 3 représente également une partie considérable du

montage d'excitation et de lecture pour faciliter l'explica-

tion Ce montage d'excitation et de lecture extérieur est en fait situé sur les microplaquettes asservisseuse et asservie 114, 118 plutôt que sur la matrice de tores 116, qui comprend les tores de mémoire 130, un tore de temporisation 132 et deux résistances de division de courant 134, 136 Les tores sont du

modèle 1323-C d'Ampex Corporation présentant un diamètre exté-

rieur d'environ 0,33 mm et exigeant un courant d'excitation totale nominal de 230 m A. Le système d'excitation est le plus clairement représenté en ce qui concerne les conducteurs d'excitation X A chacun

des conducteurs d'excitation X, XO-X 15, sont associés un tran-

sistor d'excitation 140, dont le collecteur est relié à + 5

volts, et dont l'émetteur est connecté au conducteur d'excita-

tion X associé, et un transistor ou commutateur de dissipation

142, dont le collecteur est connecté au conducteur d'excita-

tion associé et dont l'émetteur est couplé, par l'intermédiai-

re d'une résistance de contrôle de courant RP de 5 ohms, avec la masse Les entrées de base respectives des transistors de commutation 140, 142 sont connectées à un décodeur qui répond à l'adresse stockée dans le compteur d'adresse de la mémoire de données 12 en sélectant une paire de commutateurs associés à un conducteur d'excitation X donné et répond en outre à des signaux internes d'ordre de lecture ou d'écriture en sélec-

tant, soit le commutateur d'excitation 140, soit le commuta-

teur de dissipation 142, pour déterminer le sens du courant

sur le conducteur d'excitation sélecté L'extrémité d'appli-

cation d'excitation de chaque conducteur d'excitation X est en outre connectée, par l'intermédiaire d'une résistance de division de courant 144, à un bus de résistances 148 et les

autres extrémités respectives de ces conducteurs sont inter-

connectées par un bus commun 150.

Au cours d'un cycle partiel de lecture, le courant d'

excitation est appliqué au bus de résistance 148 d'une maniè-

re qui, comme expliqué plus loin, le divise en seize parties lors de son passage à travers les seize résistances 144 vers les extrémités d'excitation respectives des conducteurs d'

excitation X Au conducteur X sélecté, le courant de 1/16 tra-

verse le commutateur de dissipation 142 sélecté et la résis- tance de puissance pour aboutir à la masse En revanche, sur les quinze

autres conducteurs d'excitation non sélectés, le courant passe vers l'extrémité opposée ot il est accumulé sur le bus commun 115, puis passe en sens inverse, c'est-à-dire de la droite vers la gauche, sur le conducteur X sélecté pour

rejoindre le courant d'excitation de 1/16 et traverser la ré-

sistance associée à celui-ci pour passer ensuite à travers le commutateur de dissipation 142 et la résistance de puissance

correspondants et aboutir enfin à la masse.

Au cours d'un cycle partiel d'écriture, le passage du

courant s'effectue dans le sens opposé, un commutateur d'exci-

tation 140 se fermant pour relier l'extrémité d'excitation d' un conducteur d'excitation X sélecté, tel que le conducteur XO, à + 5 volts et provoquer le passage d'un courant à partir de l'extrémité d'excitation vers l'extrémité opposée 1/16 de ce

courant passe à travers la résistance d'excitation 144 asso-

ciée pour parvenir sur le bus de résistances 148 A l'extrémi-

té opposée, le courant passant de la gauche vers la droite sur le conducteur d'excitation sélecté se divise en atteignant le

bus commun 150 et est réparti entre les quinze chemins cons-

titués par les quinze conducteurs X non sélectés Ce courant divisé parcourt chacun des conducteurs X xmn sélectés en sens inverse, c'est-àdire de la droite vers la gauche et traverse les résistances d'excitation 144 associées pour aboutir au bus de résistances 148 Tout le courant est ainsi recueilli

par le bus de résistance.

Il apparaît donc clairement que le système d'excitation fonctionne en faisant passer un courant d'excitation sur un

conducteur X sélecté dans un sens choisi, le courant d'exci-

tation étant, dans chaque cas, réparti uniformément entre les quinze conducteurs X non sélectés et retournant ensuite en

sens inverse par l'intermédiaire de ces conducteurs non sélec-

tés. Bien que le système d'excitation des conducteurs Y semble plus compliqué que celui des conducteurs X, les deux systèmes sont électriquement identiques Toutefois, comme l'orientation

des tores n'est pas la même pour tous les conducteurs d'exci-

* tation Y, l'extrémité d'excitation de chaque conducteur doit 2.0 être matériellement disposée d'un côté ou de l'autre -de la matrice de tores 130 Par exemple, le conducteur d'excitation YO couple les tores orientés de gauche à droite et de bas en haut et ses transistors d'excitation et de dissipation 170, 172 sont disposés à la basé de la matrice Pour les conducteurs d'excitation Yl et Y 2, les tores sont orientés en sens inverse

et les transistors de commutation, d'excitation et de dissi-

pation, sont disposés au sommet de la matrice Dans chaque

cas, l'extrémité d'excitation de chaque conducteur d'excita-

tion Y est couplée, par l'intermédiaire d'une résistance d'ex-

citation 174, avec un bus de résistance 176, et son extrémité opposée est connectée à un bus commun 178 auquel toutes les extrémités opposées aux extrémités d'excitation sont donc reliées. Au cours d'un cycle partiel de lecture, un commutateur d'excitation Y sélecté, tel que le commutateur 170 associé au conducteur d'excitation YO, est fermé ou rendu conducteur pour coupler le conducteur d'excitation sélecté avec + 5 volts et

faire passer sur lui un courant d'excitation 1/16 de ce cou-

rant du commutateur d'excitation traverse la résistance d'ex-

citation 174 associée pour aboutir au bus de résistances 176.

Les quinze autres seizièmes du courant du commutateur consti-

tuent le courant d'excitation de tores effectif-de sélection

partielle; celui-ci est transmis, par l'intermédiaire du con-

ducteur d'excitation sélecté, au bus commun o il se répartit

entre quinze chemins et parcourt électriquement en sens inver-

se les quinze conducteurs d'excitation Y non sélectés, de leur extrémité commune à leur extrémité d'excitation, o il

traverse les résistances d'excitation 174 associées pour abou-

tir au bus de résistances 176 Tout le courant du commutateur

d'excitation est ainsi accumulé sur le bus de résistance 176.

Le bus de résistances 176 est connecté à l'un des côtés

des résistances de division de courant 134, 136, 1/16 du cou-

rant traversant la résistance 134 et 15/16 du courant, cons-

tituant le courant d'excitation de tore effectif, traversant

la résistance 136 et un enroulement 180 de deux spires dispo-

sé sur le tore de temporisation 132, qui est identique aux tores 130 de la matrice Après avoir traversé l'enroulement , le courant d'excitation est appliqué au bus de résistance X, 148, comme décrit précédemment, d'o il se répartit entre quinze chemins pour suivre en sens inverse les conducteurs X non sélectés et aboutir au bus commun 150, puis suivre le

conducteur X sélecté dans le sens de la lecture jusqu'au com-

mutateur de dissipation associé à ce conducteur, et traverser la résistance de contrôle de courant RP, pour parvenir à la

masse Les deux spires de l'enroulement 180 du tore de tempo-

risation adaptent les caractéristiques d'excitation de cet

enroulement aux deux passages du courant d'excitation à tra-

vers un tore sélecté de la matrice dans les directions X et Y, de sorte que le tore de temporisation 132 est soumis à la même force magnétomotrice qu'un tore sélecté En conséquence, il

est commuté exactement en parallèle avec un tore sélecté.

Au cours d'un cycle partiel d'écriture, un commutateur

d'excitation X sélecté relie le conducteur d'excitation X sé-

lecté à + 5 volts, le courant d'excitation de tores passant sur le conducteur d'excitation X sélecté de gauche à droite et

la totalité du courant d'excitation appliqué par ledit commu-

tateur étant recueillie sur le bus de résistances 148, comme décrit précédemment Le bus de résistances 148 est connecté à l'enroulement 180 du tore de temporisation 132, le courant d' écriture traversant l'enroulement 180 dans un sens opposé au courant de lecture, de manière à commuter à nouveau le tore de temporisation 132 Le courant d'excitation traverse les résistances de division de courant 134, 136 et aboutit au

bus de résistances Y, 176 Au bus de résistances Y, il se ré-

partit entre seize chemins, 15/16 du courant total parvenant aux extrémités d'excitation des conducteurs d'excitation Y non sélectés, puis parcourant ceux-ci en sens inverse jusqu'au bus Y commun 178 A partir de ce point, le courant se regroupe puis suit dans le sens écriture les conducteurs Y sélectés tels que le conducteur YO jsuqu'au commutateur de dissipation Y 172 sélecté et, enfin, traverse la résistance de contrôle

de courant RP pour aboutir à la masse.

Ce système d'excitation offre un certain nombre d'avanta-

ge très importants Tout d'abord, toutes les connexions d'ex-

citation et de dissipation sont situées à une même extrémité des conducteurs d'excitation, les extrémités opposées étant

simplement interconnectées Il n'y a ainsi qu'une seule con-

nexion aux circuits extérieurs pour chaque conducteur d'exci-

tation En outre, chaque conducteur d'excitation est sélecti-

vement connecté, par l'intermédiaire d'un transistor d'exci-

tation, à + 5 volts et, par l'intermédiaire d'un transistor

de dissipation, à la masse Ces transistors peuvent être sa-

turés, ou pratiquement saturés, pour éliminer ou réduire les chutes de tension et les pertes de puissance résultantes à

travers eux Les diodes de décodage classiques sont complète-

ment éliminées conjointement avec les chutes de tension asso-

ciées se produisant à travers elles et avec les pertes de puissance dans ces diodes L'élimination de ces chutes de

tension facilite l'excitation conjointe des conducteurs d'ex-

citation X et Y au moyen d'un unique courant provenant d'une source de + 5 volts, tandis que l'élimination des pertes de puissance réduit considérablement la puissance qui doit être dissipée par les microplaquettes excitatrices, étant donné qu'il est nécessaire d'utiliser une tension de source plus élevée La connexion en série des courants d'excitation X et Y

réduit de moitié la demande de courant des circuits d'excita-

tion et, si l'on admet que chacun des courants d'excitation séparés devrait autrement être tiré individuellement d'une source de + 5 volts, la consommation d'énergie totale des courants d'excitation est réduite de moitié En même temps,

les courants inverses qui suivent les conducteurs d'excita-

tion non sélectés annulent partiellement le courant de sélec-

tion partielle passant sur les conducteurs d'excitation sélec-

tés dans des tores non sélectés Par exemple, si le tore XO, YO est sélecté, le tore Xl, YO reçoit un courant d'excitation

Y de sélection partielle annulé à raison de 1/15 par le cou-

rant d'excitation X de sélection partielle passant en sens

inverse sur le conducteur X non sélecté, Xl Le tore non sé-

lecté ne reçoit donc que les 14/15 d'un courant d'excitation de sélection partielle au lieu de la totalité d'un tel courant, comme dans un empilage de mémoire à tores classique Cette

annulation partielle améliore grandement les marges de fonc-

tionnement Le courant d'excitation de sélection partielle peut toutefois devenir suffisamment grand pour que des tores partiellement sélectés commencent à changer d'état dans une mémoire à tores classique, tandis que, dans la disposition

suivant l'invention, l'annulation partielle peut rester suf-

fisante pour réduire le courant de sélection partielle auquel est effectivement soumis un tore non sélecté et l'empêcher

ainsi de changer d'état Ces marges élargies facilitent l'uti-

lisation de circuits d'excitation à semi-conducteurs à micro-

plaquette unique, qui ne sont pas capables d'assurer un con-

trôle aussi précis sur le courant d'excitation que les sources

de courant qu'on trouve dans les mémoire à tores classiques.

Un amplificateur 190 assure une réaction de courant d'ex-

citation pour faciliter la stabilisation de la grandeur de celui-ci L'amplificateur différentiel 190 compare la tension

aux bornes de la résistance de puissance RP, qui est représen-

tative de la grandeur du courant d'excitation, avec une réfé-

rence de tension VR pour sortir un signal de contre-réaction

VDC REF, proportionnel à la différence Ce signal de contre-

réaction est utilisé pour contrôler le courant de base du transistor commutateur de dissipation actif 142 et 172, selon que l'un ou l'autre de ceux-ci est conducteur, et contrôler aussi par conséquent la grandeur du courant d'excitation Le

signal de référence de tension VR est soumis à une compensa-

tion de température et reste constant à environ 0,625 volt jusqu'à 250 C, puis décroît ensuite au taux d'environ 0,24 % par degré C.

Le circuit de lecture est différent des circuits de lec-

ture des mémoires à tores classiques en ce qu'il ne comporte pas de croisements d'annulation de bruit, et est enfilé à travers la matrice de tores de manière à assurer une sortie

unipolaire des signaux de commutation de tore au cours de cy-

cles partiels de lecture C'est-à-dire que tous les tores '

"lus" induisent une tension positive à la sortie SA du conduc-

teur de lecture et une tension négative à la sortie SA de celui-ci En outre, dans une mémoire à tores classique, le conducteur de lecture et le conducteur d'excitation parallèle sont séparés par le conducteur d'excitation orthogonal ou X

qui passe entre eux pour réduire le bruit du courant d'exci-

tation couplé inductivement En revanche, dans la disposition suivant l'invention, les conducteurs Y et les conducteurs de

lecture associés peuvent être enfilés simultanément pour ré-

duire le coût, eu égard à la petite dimension de la matrice

de tores et aux caractéristiques d'annulation de bruit inhé-

rentes à l'arrangement de l'enroulement de conducteurs de lecture. Le tore de temporisation 132 porte un second enroulement

192 d'une seule spire Cet enroulement 192 correspond au cou-

plage par spire unique de l'enroulement de lecture SA, SA avec un tore sélecté dans la matrice de tores 130 La sortie de l'enroulement 192 suit ainsi aussi étroitement que possible le signal de commutation de sortie auquel est soumis un tore commuté sélecté au cours d'un cycle partiel de mémoire La

sortie de l'enroulement 192 est divisée par une paire de ré-

sistance de 100 ohms, 194, 196 La moitié de la sortie de

l'enroulement 192 est ainsi appliquée entre les bornes d'en-

trée d'un amplificateur différentiel 198 sur un chemin qui

traverse la résistance 196 pour aboutir à la borne SA de l'en-

roulement de lecture, puis suit celui-ci jusqu'à sa borne SA

et traverse ensuite une résistance de 50 ohms, 200, pour abou-

tir à la borne négative de l'amplificateur 198.

La tension de commutation d'un tore sélecté est ainsi couplée en série avec la moitié de la tension de commutation de tore de l'enroulement 192 du tore de temporisation 132, mais avec des polarités opposées de ces deux tensions En conséquence, si un 1 est lu, le signal résultant présenté à l'entrée de l'amplificateur de lecture 198 correspond à la moitié d'un signal de sortie de commutation de tore de pola- rité positive Par ailleurs, si un tore sélecté n'est pas commuté, le signal présenté à l'entrée de l'amplificateur de

lecture 198 correspond encore à la moitié d'un signal de sor-

tie de commutation de tore, mais avec une polarité négative.

Etant donné que le signal de sortie de commutation de tore change de grandeur avec des facteurs tels que la température

et le courant d'excitation, les grandeurs de ce signal peu-

vent varier considérablement mais les signaux de commutation résultants ou différentiels de lecture de 1 et de lecture de O présentés à l'entrée de l'amplificateur de lecture 198 restent

symétriques par rapport à 0 volts, un signal positif représen-

tant la commutation d'un tore sélecté et une tension négative représentant la non-commutation d'un tore sélecté Zéro volt reste ainsi le seuil de lecture optimal pour la détection d'un 1 ou d'un O à la sortie d'un tore sélecté L'effet résultant de la soustraction de la moitié du signal de commutation du tore de temporisation au signal de commutation du tore sélecté est un ajustement dynamique du seuil de tension de lecture, en réponse à des conditions variables de signal de commutation de tore En même temps, le seuil effectif reste à un niveau de 0 volt différentiel, seuil qui est très facile à réaliser avec une grande stabilité La-sortie de l'amplificateur de

lecture 198 est transmise différentiellement à un discrimina-

teur 204, qui distingue entre des sorties 1 et O du signal de commutation et ouvre un verrou de données 206 en conséquence,

lors de la réception d'un signal de temporisation d'échantil-

lonnage (STROBE).

Bien que cela ne soit pas représenté sur la figure 3, le signal de temporisation d'échantillonnage peut également être engendré en réponse au signal de commutation de sortie du tore de temporisation à partir de l'enroulement 192 Le signal d' échantillonnage peut ainsi être engendré au niveau de la crête effective du signal de commutation de tore pour assurer une immunité maximale contre le bruit En suivant les signaux de commutation de tore effectifs, la temporisation du signal d' échantillonnage peut être optimalisée en dépit de changements de la caractéristique du signal de commutation de tore, avec

des facteurs tels que la température et le courant d'excita-

tion.

Un circuit de shunt 210 comprenant un transistor commu-

tateur de shunt 212 est activé lors de l'écriture d'un O (non-

commutation d'un tore) au cours d'un cycle partiel d'écriture.

Lorsqu'un O doit être écrit, le commutateur de dissipation Y situé à l'adresse Y sélectée est fermé mais aucun commutateur d'excitation X correspondant n'est fermé Au lieu de cela, le transistor de shunt 212 est rendu conducteur pour relier le

bus commun X, 150 à + 5 volts A partir de ce point, le cou-

rant se divise pour passer en sens inverse sur la totalité des quinze fils d'excitation X non sélectés et traverser les résistances d'excitation 144 associées pour parvenir au bus de résistances X, 148 Ensuite, le courant traverse dans le sens écriture le tore de temporisation 192 pour commuter celui-ci en préparation du cycle partiel de lecture suivant, jusqu'au bus de résistances Y, 186 A partir de là, le courant-suit un

chemin Y normal pendant un cycle partiel d'écriture Il tra-

verse les résistances d'excitation 174 pour parvenir aux ex-

-trémités d'excitation des quinze conducteurs d'excitation non sélectés et passe ensuite en sens inverse jusqu'au bus commun

178 situé à l'extrémité opposée A partir de ce point, le cou-

rant suit le conducteur Y sélecté dans le sens d'excitation d'écriture jusqu'au commutateur de dissipation Y, 172 associé, puis traverse la résistance de puissance RP pour aboutir à la masse De cette manière, un tore sélecté reçoit seulement un unique courant de sélection partielle qui est partiellement annulé et le tore sélecté n'est pas commuté lorsqu'un O doit

être écrit En même temps, l'enroulement 180 du tore de tempo-

risation reçoit un courant de sélection partielle sur ses spi-

res, ce qui provoque sa commutation en préparation du cycle

de lecture suivant.

On va maintenant se référer à la figure 4, sur laquelle est représenté le montage de commande asservisseur et de début de cycle produisant les commandes de lecture et d'écriture

pour la mémoire de données 12 Un cycle de traitement de don-

nées commence par la validation d'un signal GO à la sortie d'une porte NON-ET 400, validation qui se produit lorsque le

signal de déclenchement de cycle extérieur est activé, cepen-

dant qu'un signal de progression d'adresse ADDADV, un signal de débordement d'adresse AOVL, un signal de fin de cycle EOC

et un signal de rétablissement RST sont tous au niveau logi-

que 1 Ces signaux d'activation définissent un état dans le-

quel un cycle de mémoire antérieur quelconque est terminé et dans lequel la mémoire est prête à commencer un nouveau cycle qui débute par la validation du signal CI Le signal GO, qui déclenche un nouveau cycle, ouvre un verrou d'occupation 402 qui reste ouvert pendant tout le cycle de mémoire jusqu'à ce qu'il soit refermé par le signal de fin de cycle EOC ou par un signal de rétablissement du système RST Le flanc avant du signal d'occupation (BUSY) engendre une impulsion de 60

nanosecondes à la sortie d'une porte NON-ET 404 qui est con -

nectée de manière à ouvrir un verrou de lecture 406 Le ver-

rou de lecture 406 sort un signal READ (de lecture) qui ordon-

ne aux circuits d'excitation et autres circuits associés d'

exécuter effectivement un cycle partiel de lecture.

Un signal MFT (de temporisation de réaction magnétique)

est engendré par comparaison du signal de commutation de sor-

tie de l'enroulement de sortie 192 du tore de temporisation 132 avec un seuil réglé à environ 10 % de la tension de crête

maximale nominale du signal de commutation de sortie Le si-

gnal MFT présente, par conséquent, un flanc avant au moment o le signal de commutation du tore de temporisation s'élève

au-dessus du seuil de 10 % et un flanc arrière lorsque la ten-

sion du signal de commutation du tore de temporisation tombe au-dessous de ce seuil de 10 % Lors de l'occurence du flanc arrière de MFT, deux portes d'inversion introduisent un retard de 40 nanosecondes, puis referment le verrou de lecture 406 pour terminer le cycle partiel de lecture Ce retard de 40

nanosecondes assure une commutation totale, dans le sens lec-

ture, du tore sélecté pour établir un état de flux uniforme

entièrement commuté en vue du début d'un cycle partiel d'écri-

ture suivant quelconque Le flanc arrière du signal de lecture engendre une impulsion de 60 nanosecondes qui est appliquée à une porte NON-ET 408, qui ouvre un verrou d'écriture 410 Le verrou d'écriture 410 engendre un signal de sortie d'écriture (WRITE), qui ordonne aux circuits d'excitation d'entrer en

action pour procéder à l'exécution d'un cycle partiel d'écri-

ture Le verrou d'écriture 410 est fermé par le signal de temporisation de réaction magnétique engendré par le tore de temporitation 132 lors de sa commutation au cours du cycle d'écriture suivant, mais sans le retard supplémentaire de 40 nanosecondes précité Un temporisateur de 600 nanosecondes 412 est actionné par chaque occurrence d'un cycle de lecture ou d'un cycle d'écriture et engendre un signal de temps écoulé

TO, qui referme à la fois le verrou de lecture 406 et le ver-

rou d'écriture 410 dans le cas o le signal de temporisation de réaction magnétique ne les referme pas dans un délai de 600 nanosecondes Cela empêche une condition "d'emballement" d'excitation qui pourrait endommager le montage d'excitation

dans le cas o, pour une raison quelconque, le tore de tempo-

risation 132 ne produit pas un signal de commutation de sortie qui est détecté pour engendrer le signal de temporisation de réaction magnétique On comprendra aisément qu'au moment o pour la toute première fois la mémoire fonctionne cycliquement, le tore de temporisation ne peut ne pas se trouver dans l'état

convenable pour produire un signal de commutation de sortie.

A d'autres moments, une utilisation erronnée des ordres d' entrée-sortie (I/O), un signal de bruit important, ou un autre défaut, peuvent interférer avec le signal de temporisation de

réaction magnétique.

Un verrou 414 de transmission conditionnée de données répond au signal RD d'ordre de lecture d'entrée du système en engendrant un signal de porte d'entrée de données DIG, et son

complément qui constitue un signal de porte de sortie de don-

nées DOG Un verrou de compte 416 est ouvert pour permettre l'incrémentation du compteur d'adresse lors de l'achèvement d'un cycle de mémoire si le signal d'activation de compte d' entrée CT est validé, conjointement avec le signal de début

de cycle 0-GO Une fois validé, le signal de compte est ver-

rouillé jusqu'à ce que le signal UGO devienne actif à l'état

bas, au début d'un cycle, sans que le signal CT soit validé.

Une porte NON-ET 418 engendre le signal de fin de cycle EOC, sous la forme d'une impulsion de 100 nanosecondes apparaissant au flanc arrière du signal de commande d'écriture, WRITE Au cours de ce même intervalle de temps, une porte NON-ET 420 valide

un signal d'impulsion de compte CTP, qui incrémente effective-

ment le compteur d'adresse à la fin d'un cycle de mémoire lorsqu'il est activé par le signal COUNT ( de compte) Selon

une variante,une porte NON-ET 422 valide le signal CTP au dé-

but d'un cycle de-mémoire lorsque la validation de WT et RD commande un cycle de mémoire de progression d'adresse, au

cours duquel aucune opération n'est effectuée sur les données.

Une paire de portes NON-ET 424 et 426 assure la transmission

d'un signal d'impulsion de compte engendré, de la micropla-

quette asservisseuse à la microplaquette asservie, dans une

configuration à deux microplaquettes.

On va maintenant se référer à la figure 5, sur laquelle est représenté un circuit inverseur 502, comprenant un verrou

inverseur 504, couplé de manière à être ouvert par la-valida-

tion simultanée des signaux de lecture et d'écriture, lorsqu' il reçoit en même temps une impulsion du signal GO Le verrou inverseur est en outre couplé de manière à être refermé par le signal de fin de cycle EOC ou le signal de rétablissement RST Le circuit inverseur 502 reçoit à la fois des données vraies et des données complémentées du verrou de données 206 et transmet, lorsqu'il est désactivé, des données vraies à un verrou de données 505 et, lorsqu'il est actionné, des données

complémentées audit verrou de données 505 Le verrou de don-

nées 505 est couplé de manière à exicter une borne de sortie DO par l'intermédiaire d'une porte NON-ET 506, qui doit en outre être déverrouillée par un signal de porte de sortie de données, DOG Le verrou de données 505 est également couplé de manière à recevoir les données d'entrée de la borne de données

DO, par l'intermédiaire d'une porte NON-ET 508 lorsque celle-

ci est déverrouiller par la présence simultanée d'un signal d' échantillonnage de porte d'entrée de données DIG, SAS et d'une sortie de complément provenant d'un verrou 510 qui est couplé de manière à être ouvert par SAS retardé de 60 nanosecondes et

refermé par le signal EOC ou le signal RST.

Un verrou de débordement 512 est couplé de manière à être

ouvert par la sortie d'une porte NON-ET 514 lorsque le comp-

teur d'adresse est plein pour la configuration particulière, à une seule ou à deux microplaquettes, sous laquelle la mémoire

est utilisée, et lorsque le signal COUNT est présent, concur-

remment au signal d'échantillonnage SAS de l'amplificateur de lecture Le verrou 512 est en outre couplé de manière à être refermé par le signal de temps écoulé de 600 nanosecondes, TO. Le verrou d'adresse 512 est enfin couplé de manière à être

refermé par le signal d'autorisation d'adressage AE Le cir-

cuit de shunt 520 comprend un transistor d'excitation 522 re-

lié à + 5 volts et dont la base est excitée par une porte ET 524 qui rend conducteur ce transistor d'excitation 522 au cours d'un cycle d'écriture lorsque le verrou de données 505 indique qu'un bit de données O doit être écrit La porte ET 524 est verrouillée sur la microplaquette asservie, dans une configuration à deux microplaquettes, par le signal SL Un circuit de détermination de sens d'excitation 528 intervient

pour activer les signaux de commande d'excitation X, d'excita-

tion Y, de dissipation X et de dissipation Y, pour mettre en action les moyens de détermination de sens de courant d'une manière ou d'une autre, selon qu'un cycle partiel de lecture est en cours, ou qu'un cycle partiel d'écriture est en cours,

et selon que la microplaquette donnée présente une configura-

tion de microplaquette unique, une configuration asservie, ou une configuration asservisseuse Une porte NON-OU 530 prévue

sur la microplaquette asservisseuse transmet un signal d'auto-

risation de sélection SE de la microplaquette asservisseuse

à la microplaquette asservie, pour activer la sortie de sélec-

tion de sens d'excitation sur cette dernière D'une manière analogue, une porte d'inversion 532 est connectée de manière à transmettre un signal S/S de la microplaquette asservisseuse à la microplaquette asservie pour indiquer si un cycle partiel d'écriture est en cours ou non Sur la microplaquette asservie, seul le montage de détermination de sens est alimenté, tandis que les portes 530 et 532 restent non alimentées et sont ino-

pérantes Le circuit de détermination de sens 528 comprend en outre une porte NON-OU 534 qui engendre un signal d'activation

de courant CRENA, chaque fois que l'un des signaux de dissipa-

tion X et Y est vrai.

La figure 6 représente, sous forme de schéma fonctionnel, la mémoire d'adresse 602 qui est réalisée sous la forme d'un compteur à six bits, les commutateurs de matrice X, 604, les commutateurs de matrice X-Y, 605 et un circuit de sélection

d'option 608, qui engendre les signaux d'établissement sélec-

tif de configuration de microplaquette asservisseuse, de microplaquette asservie ou de microplaquette unique, en répon- se au signal de sélection d'option OS appliqué à sa borne d' entrée Dans la configuration de microplaquette unique, le

compteur d'adresse 602 reçoit les six signaux d'adresse AO-A 5.

Dans une configuration asservisseuse, il reçoit les signaux d'adresse AOA 3, et dans une configuration asservie, il reçoit les signaux d'adresse de plus fort poids A 4-A 7 Pour tenir

compte des différentes configurations, un signal 0-3 FULL (em-

placements 0-3 remplis) devient actif lorsque le compteur d' adresse 602 stocke un compte 1 ou maximal aux emplacements 0-3 pour une configuration à deux microplaquettes, tandis qu'un

signal 0-5 FULL (emplacements 0-5 remplis) est engendré lors-

que le compteur d'adresse 602 stocke un compte maximal 1 lo-

gique aux six emplacements de stockage 0-5, en vue d'une uti-

lisation dans une configuration à microplaquette unique Le compteur 602 est couplé de manière à être incrémenté par le signal d'impulsion de compte CTP, et à être chargé avec des

signaux d'adresse extérieurs en réponse au signal d'autorisa-

tion d'adressage 7 I, lorsque celui-ci est validé par le signal

BUSY Des décodeurs 612, 614 décodent les trois signaux d'en-

trée d'adresse et les appliquent aux commutateurs de matrice

604, 605, respectivement Le décodeur 614 est couplé de maniè-

re à recevoir des entrées d'adresse par l'intermédiaire d'un

multiplexeur 616, qui répond à la configuration à micropla-

quette unique ou à deux microplaquettes en dirigeant convena-

blement les signaux d'adresse vers le décodeur 614 On compren-

dra aisément que, dans une configuration à microplaquette uni-

que, les commutateurs de matrice X, 604 excitent huit conduc-

teurs X, tandis que les commutateurs de matrice X-Y, 605 exci-

tent huit conducteurs Y Dans une configuration de micropla-

quette asservisseuse, les commutateurs de matrice 604 et les commutateurs de matrice 605 excitent les seize conducteurs X

et dans une configuration asservie, les commutateurs de matri-

ce 604 et les commutateurs de matrice 605 excitent les seize conducteurs Y.

Un circuit élévateur de tension 620 utilise le condensa-

teur extérieur relié aux bornes C 0, C 1 pour porter la tension

d'entrée VCC à 8 volts en vue de son utilisation par les com-

mutateurs d'excitation Le circuit élévateur de tension n'est activé que si la mémoire de données 12 se trouve dans une

condition d'occupation et n'est pas activée sur la micropla-

quette asservie Un circuit de référence de tension 622 n'est activé que sur la microplaquette asservisseuse en réponse au signal d'activation de microplaquette CE et engendre un signal

de référence de tension VR qui est utilisé tant sur la micro-

plaquette asservisseuse que sur la microplaquette asservie par un régulateur de courant 624 pour assurer la régulation du courant de base appliqué au commutateur de dissipation X

ou Y actif, en vue de contrôler la grandeur du courant d'ex-

* citation traversant un tore sélecté Le signal de référence de tension VR est contrôlé de manière à rester constant à environ 0,6125 volt jusqu'à 25 C, puis à décroitre à un taux

de 0,24 % par degré C jusqu'à 125 C.

La figure 8 représente un circuit de détection d'alimen-

tation 802, qui a pour fonction d'engendrer le signal de sor-

tie "drapeau d'alimentation" PF, lorsque le signal d'entrée de détection d'alimentation PD tombe au-dessous d'une tension de seuil Un circuit de rétablissement 804 a pour fonction d'engendrer le signal de rétablissement de mémoire RST en 1 ' absence du signal d'activation de microplaquette CE et à la

mise sous tension.

On va maintenant se référer à la figure 9, sur laquelle

on a representé, pour être complet, les circuits de distribu-

tion d'énergie de + 5 volts, qui comprennent un circuit asser-

vi 902 fonctionnant sur les deux microplaquettes, asservisseu-

se et asservie, en réponse au signal d'activation de micro-

plaquette CE Un second circuit de distribution d'énergie 904 fonctionne uniquement sur la microplaquette asservisseuse, en réponse aux signaux CE et SL pour distribuer + 5 volts aux

circuits qui reçoivent de l'énergie sur la microplaquette as-

servisseuse mais non sur la microplaquette asservie La réfé-

rence VCC asservie, SVCC, est transmise au circuit de rétablis-

sement 804 de la figure 8 pour assurer un rétablissement à la

mise sous tension, ce qui assure que le signal de rétablisse-

ment ne se termine pas avant que l'énergie de courant continu

soit stabilisée.

La figure 10 représente de façon plus détaillée le cir-

cuit élévateur de tension 620, le circuit de référence de tension 622, le circuit régulateur de courant 624 et, à titre d'échantillon, l'un des commutateurs de matrice excitation/ dissipation 604 La figure 10 représente également un circuit

650 d'activation de circuit de réaction magnétique qui engen-

dre le signal WC lorsque le courant d'excitation dépasse 90 % de la valeur nominale au cours d'un cycle d'écriture et le signal RC lorsque le courant d'excitation dépasse 90 % de la

valeur nominale au cours d'un cycle de lecture.

Le régulateur de courant compare la tension de référence avec la tension aux bornes de la résistance de puissance RP pour engendrer un signal VDCREF qui conduit du courant à un transistor 652 lorsque la tension de cette résistance dépasse la tension de référence pour dissiper du courant d'alimentation

à partir de la base du transistor d'excitation ou de dissipa-

tion choisi pour réduire ainsi le courant d'excitation de to-

res jusqu'à ce que la tension aux bornes de la résistance de

puissance concorde avec la tension de référence.

En se référant à la figure 7 on peut voir que l'amplifi-

cateur de lecture 198 reçoit et amplifie le signal de lecture "différence" représentant la différence entre le signal de commutation de sortie du tore sélecté et la moitié du signal

de commutation de sortie du tore de temporisation L'amplifi-

cateur ou discriminateur 204 reçoit le signal différentiel amplifié et, lorsque le verrou 206 est déverrouillé par le signal d'échantillonnage SAS de l'amplificateur de lecture, provoque la commutation du verrou 206 à l'un ou l'autre de ses états possibles pour refléter la donnée lue Deux signaux complémentaires DATA (signal de donnée inversé) et DATA COMP (complément du signal de donnée inversé) sont choisis comme

sorties pour être utilisés par le circuit inverseur sélectif.

Le circuit de réaction magnétique 702 répond au signal de commutation de sortie du tore de temporisation en engendrant deux signaux de commutation amplifiés, comme représenté par les courbes KA et KB de la figure 11 La courbe KA présente un décalage dans le sens négatif par rapport à la courbe KB

mais offre un gain plus élevé et est en outre légèrement re-

tardée par rapport à ladite courbe KB En conséquence, la courbe KA s'élève au-dessus de la courbe KB au poins 1302 pour définir le flanc avant du signal d'échantillonnage SAS de 1 ' amplificateur de lecture A L'instant 1304, la grandeur de la

courbe KA tombe au-dessous de celle de la courbe KB pour ter-

miner le signal SAS.

On va maintenant se référer de nouveau à la figure 7, sur

laquelle on peut voir qu'un amplificateur différentiel d'en-

trée 704 reçoit le signal de commutation du tore de temporisa-

tion des bornes TA et TA de l'enroulement de lecture du tore de commutation L'amplificateur 704 comprend une source de

courant 706 et une paire de transistors d'amplificateur dif-

férentiel 708, 710 Le collecteur du transistor 708 est relié, par l'intermédiaire d'une résistance 712 et d'une résistance

de charge 714, à + 5 volts D'une manière analogue, le collec-

teur du transistor 710 est relié, par l'intermédiaire d'une

résistance 716 et d'une résistance de charge 718, à + 5 volts.

Trois résistances 720, 721 et 722 sont montées en série entre

les résistances de charge 714 et 718 Le milieu de la résis-

tance 721 constitue une masse virtuelle de courant alternatif, de sorte que les résistances 721 et 722 se comportent comme un réseau diviseur de tension alternative pour réduire le gain au point B par rapport au gain à la résistance de charge 718, ce qui réduit le gain de courant alternatif La résistance 716

assure une chute de tension continue par rapport à la résis-

tance de charge 718 et au point B sans réduire le gain de cou-

rant alternatif.

On a donc aux points A et B des tensions correspondant,

respectivement, aux courbes KA et KB de la figure 11, abstrac-

tion faite du retard imposé à la courbe KA Les résistances 720, 721, 722 et 716 sont choisies de manière à fournir au point A une tension offset de courant continu égale à environ % d'une grandeur nominale de signal de commutation de crête, telle qu'elle est détectée au point B, et de manière à assurer au point A une amplification de signal 1,2 fois plus grande que l'amplification de signal au point B.

Un comparateur d'échantillonnage reçoit les signaux pro-

venant des points A et B, les amplifie à raison d'un facteur K aux points KA et KB, respectivement, et les compare dans le transistor 732 pour engendrer le signal d'échantillonnage

SAS de l'amplificateur de lecture Un condensateur 734 inter-

vient pour retarder légèrement le signal présent au point KA de manière à produire aux points KA et KB des formes d'onde de ten- sion telles que représenté sur la figure 11 Un signal RC autorise l'échantillonnage de l'amplificateur de lecture lorsque les courants d'excitation sont à plus de 90 % de la grandeur nominale et lorsqu'un cycle partiel de lecture est

en cours.

Un second comparateur d'échantillonnage est identique au comparateur 730, à cela près que la polarité de ses entrées

est inversée pour lui permettre de répondre au signal de com-

mutationde polarité négative qui apparait au cours d'un cycle

d'écriture Le signal de sortie WSAS résultant a pour fonc-

tion d'engendrer MFC pour couper les courants d'excitation au cours d'un cycle partiel d'écriture WSAS est validé par un signal WC, analogue à RC, mais apparaissant au cours d'un

cycle partiel d'écriture.

On va maintenant se référer à la figure 12 qui donne une représentation simplifiée d'un empilage de mémoire à tores

1270 suivant l'invention, dans lequel des conducteurs d'exci-

tation Y 1272 sont connectés, par leur extrémité d'excitation

1276, à des commutateurs d'excitation Y 1274 (une seule con-

nexion est représentée) et sont interconnectés à leurs extré-

mités opposées communes 1278 Une matrice de tores 1280 est

formée de tores magnétiques de mémoire 1282 couplés inducti-

vement par les conducteurs d'excitation Y 1272, chacun de

ceux-ci couplant inductivement tous les tores-1282 d'une co-

lonne D'une manière analogue, l'empilage 1270 comprend une pluralité de conducteurs X 1286 couplant chacun inductivement tous les tores 1282 d'une rangée Chaque conducteur X 1286

comporte une extrémité d'excitation 1288 directement connec-

tée à un circuit de commutation X 1290 et une extrémité oppo-

sée commune 1292 connectée à l'extrémité commune de chacun

des autres conducteurs X Les extrémités communes des conduc-

teurs X et celles des conducteurs Y sont électriquement iso-

lées de toute source de tension fixe, sauf par l'intermédiaire des conducteurs eux-mêmes, mais sont interconnectées par un

conducteur 1294 qui permet à un courant d'excitation de pas-

ser en série sur un conducteur X sélecté et sur un conducteur Y sélecté, de sorte qu'un unique courant d'excitation fournit les deux courants coïncidents nécessaires pour une sélection par coïncidence d'un tore 1282 sélecté.

Chaque circuit de commutation Y 1274 comprend un transis-

tor d'excitation 1296 couplé, d'une part, avec l'extrémité d'excitation 1276 d'un conducteur d'excitation Y 1272 et, d' autre part, avec + 5 volts par l'intermédiaire d'une source de courant 1297, et un transistor de dissipation 1298 couplé entre l'extrémité d'excitation 1276 et la masse D'une manière analogue, chaque circuit de commutation X 1290 comprend un

transistor d'excitation 1299 couplé, d'une part, avec l'extré-

mité d'excitation 1288 d'un conducteur d'excitation X 1286 et, d'autre part, par l'intermédiaire de la source de courant 1297, avec + 5 volts, et un transistor de dissipation 1300 connecté entre l'extrémité d'excitation 1288 et la masse Au cours d'un cycle partiel de lecture, le courant d'excitation passe par l'intermédiaire d'un circuit de commutation Y 1274 sélecté en réponse à des signaux de commande provenant d'un décodeur d'adresse (non représenté) et, par l'intermédiaire du conducteur Y 1272 sélecté, jusqu'à son extrémité commune puis, de là, par l'intermédiaire du conducteur 1294, jusqu'à l'extrémité commune d'un conducteur X sélecté o ledit courant est appliqué au commutateur de dissipation 1300 d'un circuit

de commutation 1290 sélecté pour parvenir enfin à la masse.

L'élimination de diodes de décodage par connexion directe de

transistors de commutation directifs à l'extrémité d'excita-

tion des conducteurs, permet la génération en série à la fois des courants d'excitation X et Y à partir d'une unique source de 5 volts Pour un cycle partiel d'écriture, le commutateur

d'excitation X 1299 est fermé ainsi que le commutateur de dis-

sipation Y 1298 pour faire passer le courant en sens inverse.

Un enroulement de lecture en deux parties passe,-à partir de ses extrémités SA et SA, qui peuvent être connectées à un circuit de lecture, à travers des colonnes adjacentes de la matrice 1280 et ses deux parties sont interconnectées à leurs extrémités respectives opposées à celles (SA, SA) qui sont reliées à l'amplificateur de lecture Dans la configuration d'empilage simplifiée 1280, les signaux de commutation de

sortie de tore sélecté sont de nature bipolaire.

Sur la figure 13 est représenté un système d'excitation 1310 du type 3 D à trois fils suivant l'invention Le système 1310 comprend quatre matrices 1320-1323 de tores magnétiques de mémoire Chacune des matrices 1320-1323 est représentée

sous la forme d'une matrice 4 x 4 par commodité, mais on com-

prendra aisément qu'en général, chacune de ces matrices serait

en pratique beaucoup plus grande.

Toutes les matrices sont inductivement couplées conjoin-

tement par des conducteurs X 1330 comportant chacun une ex-

trémité d'excitation 1332 et une extrémité de dissipation op-

posée 1333 les extrémités de dissipation respectives de tous

les conducteurs X étant interconnectées L'extrémité de dis-

sipation est en outre reliée à la cathode d'une diode 1334, dont l'anode est à la masse Les extrémités d'excitation 1332 sont sélectivement couplées avec une source de courant (non

représentée), qui engendre un courant d'excitation sur un con-

ducteur X sélecté dans un sens de lecture ou dans un sens d'écriture, comme représenté L'extrémité d'excitation 1332 de chaque conducteur d'excitation est en outre connectée, par l'intermédiaire d'une résistance 1336, constituant un chemin limiteur de courant, à un bus de résistance 1338, lui-même sélectivement connecté à la masse par l'intermédiaire d'un

transistor 1340.

D'une manière analogue, des conducteurs Y 1342 couplent

inductivement chacun une colonne de tores de chacune des ma-

trices 1320-1323 et comportent chacun une extrémité d'excita-

tion 1344 et une extrémité de dissipation opposée 1346, les extrémités de dissipation de tous les conducteurs Y étant interconnectées et reliées à la cathode d'une diode 1348, dont l'anode est à la masse A son extrémité d'excitation 1344, chaque conducteur Y 1342 est connecté, par l'intermédiaire

d'une résistance 1350 constituant un chemin limiteur de cou-

rant, à un bus de résistance Y 1352 Le bus de résistances Y 1352 est en outre couplé avec la masse par l'intermédiaire

d'un commutateur à transistor 1354.

Les matrices 1320-1323 reçoivent en outre des enroulements de lecture en deux parties respectifs, SAO, SAO à SA 3, SA 3, qui traversent chacun une matrice de tores associée, le long de ses colonnes parallèlement aux conducteurs d'excitation Y, en traversant chaque colonne complètement tout le long de

la matrice sans aucun croisement à l'intérieur de celle-ci.

Les directions des enroulements de lecture sont choisies en fonction des orientations des tores et des directions des

conducteurs d'excitation à l'intérieur de la matrice, de ma-

nière à assurer la génération d'un signal de sortie de com-

mutation de lecture de tore sélecté unipolaire L'extrémité SA de chaque enroulement de lecture est en outre couplée, par l'intermédiaire d'un commutateur à transistor 1360 avec une

source de courant positif fournissant des courants d'inhibi-

tion respectifs IHO-IH 3 aux matrices correspondantes En ou-

tre, l'extrémité SA de l'enroulement de lecture est connec-

tée à l'anode d'une diode 1362, dont la cathode est à la masse.

Contrairement à ce qui se passe dans un dispositif clas-

sique du type 3 D à trois fils à courant d'inhibition, dans lequel un courant d'inhibition double doit être appliqué aux extrémités connectées des deux parties de l'enroulement de lecture pour se diviser ensuite et parcourir chaque partie jusqu'à son extrémité reliée à l'amplificateur de lecture, la disposition unipolaire des enroulements de lecture respectifs

des matrices 1320-1323 permet d'appliquer un courant d'inhibi-

tion simple (c'est-à-dire non doublé) à l'enroulement-de lec-

ture, à son extrémité SA de faire passer ce courant parallè-

lement à un courant d'excitation Y, mais en sens inverse de celui-ci, dans chaque tore sélecté et de faire sortir ledit

courant d'inhibition de l'enroulement de lecture à son extré-

mité A, par l'intermédiaire de la diode 1362 Un système d' excitation 1310 n'exige donc que la moitié du courant de diode

d'une mémoire classique 3 D à trois fils.

Lors de la lecture, un courant-d'excitation Y est appli-

qué à un conducteur X sélecté à son extrémité d'excitation 1332, de façon que ce courant traverse les quatre matrices pour parvenir à l'extrémité commune opposée 1333, o il est réparti uniformément entre les conducteurs d'excitation non sélectés pour suivre ceux-ci en sens inverse, c'est-à-dire dans le sens de l'écriture, jusqu'aux extrémités d'excitation 1332 respectives des conducteurs X non sélectes A partir de ce point, les courants X divisés traversent les résistances 1336 pour parvenir sur le bus de résistances 1338, puis s' écouler à la masse par l'intermédiaire du transistor 1340 qui

est rendu conducteur au cours d'un cycle partiel de lecture.

Les courants de retour dans le sens de l'écriture engendrent

ainsi un bruit de polarité opposée de manière à annuler pra-

tiquement le bruit de semi-sélection engendré par le courant d'excitation dans les tores le long du conducteur d'excitation

X sélecté, comme décrit précédemment Au cours d'un cycle par-

tiel d'écriture, le commutateur 1340 reste ouvert et le cou-

rant de sens inverse passe à partir de la masse à travers la diode 1334 jusqu'aux extrémités communes connectées 1333 et, de là, par l'intermédiaire du conducteur d'excitation sélecté, jusqu'à une source de courant (non représentée) connectée à

l'extrémité d'excitation 1332 de ce conducteur En conséquen-

ce, au cours d'un cycle partiel d'écriture, il n'y a pas de courants divisés de retour, ou passant dans le sens de la lecture, qui, autrement, se coupleraient additivement avec les

courants d'inhibition du sens de lecture, à des tores non sé-

lectés d'une matrice pour provoquer un changement d'état de

ces tores, c'est-à-dire pour commencer à les commuter.

D'une manière analogue, au cours d'un cycle partiel de lecture, un courant de lecture est appliqué à un conducteur Y

sélecté pour traverser toutes les matrices 1320-1323 et abou-

tir à une extrémité commune 1346 du conducteur d'excitation Y sélecté A partir de l'extrémité commune 1346, le courant se répartit uniformément entre les conducteurs d'excitation Y non sélectés pour retourner en sens inverse, c'est-à-dire dans le sens de l'écriture, jusqu'à leurs ectrémités d'excitation

respectives A partir des extrémités d'excitation 1342 respec-

tives des conducteurs d'excitation, le courant traverse les résistances 1350, parvient sur le bus de résistances Y 1352 et, de là, par l'intermédiaire du commutateur à transistor 1354,

à la masse Des courants Y de sens inverse et de grandeur pro-

portionnée sont ainsi induits dans les conducteurs d'excita-

tion Y non sélectés, au cours d'un cycle partiel de lecture, pour assurer une annulation de bruit sur les enroulements de lecture afin de compenser le bruit de semi-sélection produit sur ces enroulements par les tores qui reçoivent des courants Y de semi-sélection Au cours d'un cycle partiel d'écriture, le courant passe à partir de la diode 1348 jusqu'à l'extrémité commune 1346 d'un conducteur Y 1342 sélecté puis parcourt celui-ci jusqu'à son extrémité d'excitation 1344 et parvient alors à une source de courant (non représentée) Comme dans le cas des conducteurs X, les conducteurs Y ne produisent donc aucun courant d'excitation inverse au cours d'un cycle

partiel d'écriture, courant qui pourrait se coupler additive-

ment avec un courant d'inhibition et provoquer un début de

commutation de tores non sélectés.

Bien entendu, l'invention n'est nullement limitée aux modes de réalisation particuliers représentés et décrits elle est susceptible de nombreuses variantes sans qu'on s'

écarte pour cela de l'esprit ni du domaine de l'invention.

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Claims (10)

REVENDICATIONS

1 Système d'excitation de mémoire à tores, caractérisé en ce qu'il comprend une pluralité de conducteurs X (XO-X 15)

et une pluralité de conducteurs Y (YO-Y 15) couplant inducti-

vement une matrice ( 116) de tores magnétiques de mémoire ( 130) pour assurer la sélection par coïncidence de courants d'un tore sélecté dans cette matrice, les conducteurs X comportant chacun une extrémité d'excitation etune extrémité commune opposée couplée avec l'extrémité commune de chacun des autres conducteurs X, et les conducteurs Y comportant chacun une

extrémité d'excitation et une extrémité commune opposée cou-

plée avec l'extrémité commune de chacun des autres conduc-

teurs Y; un circuit d'excitation X connecté de manière à appliquer un courant d'excitation X de sélection partielle sur un conducteur X sélecté, ce circuit d'excitation X offrant un chemin de retour de sens opposé à une partie proportionnée du courant d'excitation X entre l'extrémité d'excitation de chaque conducteur d'excitation X non sélecté et un premier bus ( 148); et un circuit d'excitation Y connecté de manière à appliquer un courant d'excitation Y de sélection partielle à un conducteur Y sélecté, ce circuit d'excitation Y offrant un chemin de retour de sens opposé à une partie proportionnée du courant d'excitation Y entre l'extrémité d'excitation de chaque conducteur d'excitation Y non sélecté et un second bus

( 176).

2 Système d'excitation de mémoire à tores suivant la revendication 1, caractérisé en ce qu'il comprend en outre un conducteur interconnectant les premier ( 148) et second ( 176) bus, les circuits d'excitation X et Y étant couplés de

telle manière que l'un d'eux alimente une extrémité d'excita-

tion d'un conducteur sélecté, tandis que l'autre dissipe du courant à partir d'une extrémité d'excitation d'un conducteur sélecté de telle manière qu'un unique courant passe à la fois

sur un conducteur X sélecté et sur un conducteur Y sélecté.

3 Système d'excitation de mémoire à tores suivant l'une

des revendications 1 et 2, caractérisé en ce que les circuits

d'excitation X et Y comprennent chacun une paire de transis-

tors ( 140, 142 170, 172) directement connectés, respective-

ment, à une extrémité de chaque conducteur d'excitation X et Y,

chaque paire de transistors comprenant un transistor d'exci-

tation ( 140, 170) couplant sélectivement un conducteur con-

necté avec une source de tension et un transistor de dissipa-

tion ( 142, 172) couplant sélectivement un conducteur connecté avec un dissipateur de tension dont la tension est différente

de celle de ladite source.

4 Système d'excitation de mémoire à tores suivant l'une

des revendications 2 et 3, caractérisé en ce que la différen-

ce de tension entre les extrémités d'excitation et de dissi-

pation d'une paire sélectée de conducteurs X et Y ne dépasse

pas 5 volts.

Système d'excitation de mémoire à tores suivant la

revendication 3, caractérisé en ce que les extrémités commu-

nes respectives des conducteurs X ne sont couplées avec rien d'autre que les chemins suivant les conducteurs X eux-mêmes,

et en ce que les extrémités communes respectives des conduc-

teurs Y ne sont couplées avec rien d'autre que les chemins

suivant les conducteurs Y eux-mêmes.

6 Système d'excitation de mémoire à tores, caractérisé en ce qu'il comprend une pluralité de conducteurs X (XO-X 15)

et une pluralité de conducteurs Y (YO-Y 15) couplant inducti-

vement une matrice ( 116) de tores magnétiques de mémoire ( 130) pour assurer la sélection par coïncidence de courants d'un tore sélecté dans cette matrice, les conducteurs Y comportant chacun une extrémité d'excitation et une extrémité commune

opposée et toutes les extrémités communes respectives des con-

ducteurs Y étant couplées entre elles; un circuit d'excita-

tion X connecté de manière à appliquer un courant d'excitation

de sélection partielle à un conducteur X sélecté, et un cir-

cuit d'excitation Y couplé de manière à appliquer un courant

d'excitation Y de sélection partielle à un conducteur Y sé-

lecté, ledit circuit d'excitation Y offrant un chemin de re-

tour de sens inverse à une partie proportionnée du courant

d'excitation Y entre l'extrémité d'excitation de chaque con-

ducteur d'excitation Y non sélecté et un bus ( 176).

7 Système d'excitation de mémoire à tores suivant la re-

vendication 6, caractérisé en ce que chaque chemin de retour

comprend une résistance ( 174).

8 Mémoire à tores, caractérisée en ce qu'elle comprend -

une matrice ( 116) de tores de mémoire ( 130) couplés in-

ductivement par des conducteurs d'excitation X et Y orthogo-

naux, comportant chacun une extrémité d'excitation et une

extrémité commune opposée, les extrémités communes respecti-

ves des conducteurs d'excitation X (XO-XI 5) étant électrique- ment interconnectées et les extrémités communes respectives

des conducteurs d'excitation Y (YO-Y 15) étant également élec-

triquement interconnectées;

un circuit d'excitation X couplé avec l'extrémité d'ex-

citation de chacun des conducteurs d'excitation X (X 0-X 15) de manière à exciter un conducteur d'excitation X sélecté avec un courant de sélection partielle d'une polarité choisie

un circuit d'excitation Y couplé avec l'extrémité d'ex-

citation de chacun des conducteurs d'excitation Y (YO-Y 15) de manière à exciter un conducteur d'excitation Y sélecté avec un courant de sélection partielle de polarité choisie; un conducteur de retour X ( 148) un conducteur de retour Y ( 176);

une pluralité de résistances ( 144) de conducteur d'ex-

citation X, couplées chacune entre le conducteur de retour X

( 148) et un conducteur d'excitation X différent à son extré-

mité d'excitation; et

une pluralité de résistances ( 174) de conducteur d'exci-

tation Y, couplées chacune entre le conducteur de retour Y

( 176) et un conducteur d'excitation Y différent à son extré-

mité d'excitation.

9 Empilage ( 1270) de mémoire à tores à courants coinci-

dents en série et à excitation directe, caractérisé en ce qu' il comprend

une matrice ( 1280) de tores magnétiques ( 1282) de mémoi-

re disposés en rangées et colonnes; une pluralité de conducteurs X ( 1286) couplant chacun inductivement tous les tores d'une rangée et comportant chacun une extrémité d'excitation et une extrémité commune opposée, les extrémités communes respectives des conducteurs X étant interconnectées; une pluralité de conducteurs Y ( 1272) couplant chacun

inductivement tous les tores-d'une colonne et comportant cha-

cun une extrémité d'excitation et une extrémité commune oppo-

sée, les extrémités communes respectives des conducteurs Y étant interconnectées; une pluralité de commutateurs ( 1290) à transistors d'

excitation X, couplant sélectivement chacun l'extrémité d'ex-

citation ( 1288) d'un conducteur X ( 1286) soit avec la masse, soit avec une tension en réponse à des signaux de commande; une pluralité de commutateurs ( 1274) à transistors d' excitation Y couplant sélectivement chacun une extrémité d'

excitation ( 1276) d'un conducteur Y ( 1272), soit avec la mas-

se, soit avec une tension, en réponse à des signaux de com-

mande;

un conducteur ( 1294) connecté entre les extrémités com-

munes ( 1278), ( 1292) respectives des conducteurs d'excitation X ( 1286) et des conducteurs d'excitation Y ( 1272) pour établir un chemin de courant d'excitation série complet dans un sens choisi entre une tension et une masse par l'intermédiaire d'un

conducteur X ( 1286) sélecté et d'un conducteur Y ( 1272) sélec-

té; et une source de courant ( 1297) branchée en série le long du chemin du courant d'excitation pour contrôler le courant

sur celui-ci.

Empilage de mémoire à tores suivant la revendication

9, caractérisé en ce que la source de courant ( 1297) est bran-

chée entre la tension et chacun des transistors d'excitation

X ( 1299) et des transistors d'excitation Y ( 1296).

11 Système d'excitation de mémoire à tores ( 1310), carac-

térisé en ce qu'il comprend:

une pluralité de matrices ( 1320-1323) de tores magnéti-

ques de mémoire disposés en rangées et colonnes;

une pluralité de conducteurs d'excitation X ( 1330) cou-

plant chacun inductivement une rangée de tores de chaque ma-

trice, chaque conducteur d'excitation X ( 1330) comportant une extrémité d'excitation ( 1332) et une extrémité commune opposée ( 1333), les extrémités communes ( 1333) de tous les conducteurs d'excitation X ( 1330) étant interconnectées;

une pluralité de conducteurs d'excitation Y ( 1342) cou-

plant inductivement une colonne de tores de chaque matrice,

chaque conducteur d'excitation Y ( 1342) comportant une extré-

mité d'excitation ( 1344) et une extrémité commune opposée ( 1346), les extrémités communes de tous les conducteurs d' excitation Y ( 1342) étant interconnectées; une première diode ( 1334)couplée de manière à laisser

passer un courant d'excitation d'écriture X vers les extrémi-

tés communes ( 1333) des conducteurs d'excitation X ( 1330) et à bloquer le courant d'excitation de lecture X; une seconde diode ( 1438) couplée de manière à laisser

passer un courant d'excitation d'écriture Y vers les extré-

mités communes ( 1346) des conducteurs d'excitation Y ( 1342) et à bloquer le courant d'excitation de lecture Y; une pluralité d'enroulements de lecture (SA 0, SA 0-SA 3, SA 3 ayant des première et seconde extrémités destinées à être connectées à un circuit de lecture, chaque enroulement de lecture étant associé à une matrice différente et couplant inductivement tous les tores de celle-ci, chaque enroulement de lecture s'étendant à travers la matrice associée dans une direction parallèle aux conducteurs X ( 1330) et dans un sens sélecté en fonction des sens des courants d'excitation X et Y et des orientations des tores de manière à produire la sortie unipolaire d'un signal de commutation de sortie de lecture de tore sélecté; et

une pluralité de circuits d'inhibition d'excitation cou-

plés chacun avec un enroulement de lecture différent pour y engendrer un unique courant d'inhibition (IHO-IH 3) qui passe d'une première extrémité à une seconde extrémité au cours d' un cycle partiel d'écriture, lorsque la commutation d'un tore

sélect& dans la matrice associée doit être inhibée.

12 Système d'excitation de mémoire à tores tridimension-

nelle à trois fils ( 1310), caractérisé en ce qu'il comprend une pluralité de matrices de tores ( 1320-1333) inductivement couplées chacune par une pluralité de conducteurs X ( 1330),

une pluralité de conducteurs Y ( 1342) et un conducteur de lec-

ture (SA, SA) selon un arrangement assurant la sélection par coïncidence de courants d'un tore sélecté dans chaque matrice au cours de chaque cycle partiel de mémoire, les conducteurs X et Y étant couplés de manière à produire des courants de retour annulateurs de bruit au cours d'un cycle partiel de

lecture mais non pendant un cycle partiel d'écriture, les con-

ducteurs de lecture étant couplés de manière à produire une sortie de signal de commutation de lecture de tore unipolaire pour un tore sélecté au cours d'un cycle partiel de lecture et à recevoir un unique courant d'inhibition (IH) couplant inductivement tous les tores d'une matrice associée au cours d'un cycle partiel d'écriture pendant lequel la commutation

d'un tore sélecte de la matrice en question doit être inhibée.