JPS5821296B2 - 電子計算機 - Google Patents
電子計算機Info
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- JPS5821296B2 JPS5821296B2 JP51156948A JP15694876A JPS5821296B2 JP S5821296 B2 JPS5821296 B2 JP S5821296B2 JP 51156948 A JP51156948 A JP 51156948A JP 15694876 A JP15694876 A JP 15694876A JP S5821296 B2 JPS5821296 B2 JP S5821296B2
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Description
【発明の詳細な説明】
この発明はアドレスマツチ機能部を有する電子計算機に
関する。
関する。
従来、アドレスマツチレジスタを有する電子計算機にお
いては、コンソールパネルからデータをセットして起動
しており、アドレスマツチレジスタと比較するアドレス
は中央処理装置の命令実行中に表われるメモリアドレス
を対象とし、アドレスマツチが取れた時点で中央処理装
置の動作を一旦停止させるものであった。
いては、コンソールパネルからデータをセットして起動
しており、アドレスマツチレジスタと比較するアドレス
は中央処理装置の命令実行中に表われるメモリアドレス
を対象とし、アドレスマツチが取れた時点で中央処理装
置の動作を一旦停止させるものであった。
従って、従来のアドレスマツチ機能は、プログラムディ
バッグ等に際ンし、コンソール部から順にデータをセッ
トして、アドレスマツチが取れる度に停止を確認し、レ
ジスタの状態等を調べるという手順を繰返し行なうもの
であるため、多くの時間を必要としていた。
バッグ等に際ンし、コンソール部から順にデータをセッ
トして、アドレスマツチが取れる度に停止を確認し、レ
ジスタの状態等を調べるという手順を繰返し行なうもの
であるため、多くの時間を必要としていた。
また比較されるアドレスは、中央処理装置が主記憶装置
をアクセスする時のメモリアドレスであるため、 ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）
装置が主記憶装置をアクセスしてもアドレスマツチは検
出されず、ＤＭ置が確実に期待するメモリアドレスにア
クセスを行なっているか、或いはこれとは逆に、ＤＭＡ
装置がアクセスしてはならないメモリアドレスに確実に
アクセスしていないか等を容易に判断することができな
かった。
をアクセスする時のメモリアドレスであるため、 ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）
装置が主記憶装置をアクセスしてもアドレスマツチは検
出されず、ＤＭ置が確実に期待するメモリアドレスにア
クセスを行なっているか、或いはこれとは逆に、ＤＭＡ
装置がアクセスしてはならないメモリアドレスに確実に
アクセスしていないか等を容易に判断することができな
かった。
この発明は上記実情に鑑みなされたもので、中央処理装
置のメモリアクセス時に於けるアドレスマツチとＤＭＡ
装置のメモリアクセス時に於けるアドレスマツチとが任
意に選択できるとともに、論理アドレスによるアドレス
マツチと物理アドレスによるアドレスマツチとを任意に
選択でき、しかもコンソール部のみでなく命令によって
もアドレスマツチレジスタへのデータセットを可能にし
てアドレスマツチ検出によりプログラム割込みを可能な
らしめ、以ってプログラムディバック並びにハードウェ
アの故障診断が効率良く、しかも容易に行なえ得る電子
計算機を提供することを目的とする。
置のメモリアクセス時に於けるアドレスマツチとＤＭＡ
装置のメモリアクセス時に於けるアドレスマツチとが任
意に選択できるとともに、論理アドレスによるアドレス
マツチと物理アドレスによるアドレスマツチとを任意に
選択でき、しかもコンソール部のみでなく命令によって
もアドレスマツチレジスタへのデータセットを可能にし
てアドレスマツチ検出によりプログラム割込みを可能な
らしめ、以ってプログラムディバック並びにハードウェ
アの故障診断が効率良く、しかも容易に行なえ得る電子
計算機を提供することを目的とする。
以下図面を参照してこの発明の一実施例を説明する。
第１図および第２図はこの提案による一実施例を示した
ものであり、第１図に於いて、１は中央処理装置（以下
ＡＵと呼称する）であり、λは主記憶装置との間で直接
データ転送を行なうＤＭＡ装置、ＪはＡＵｌ及びＤＭＡ
装置λからの主記憶アクセスの制御を行なうアドレス管
理部（以下ＡＭＵと呼称する）、４はＡＵｌ及びＤＭＡ
装置λとＡＭＵ３を結び主記憶へのアクセス通路となる
ＤＭＡバス、５はこのＤＭＡバス４の一部でＤＭＡ装置
２からのロジカルブロック情報（ＬＢ）をＡＭＵ３に伝
送するバス、６は同じ＜ＤＭＡバス４の一部でＤＭＡ装
置装置口のセグメント情報をＡＭＵ３に伝送するバス、
７は同じ＜ ＤＭＡバス４の一部でＡＵＩ及びＤＭＡ装
置λからのロジカルブロック内のアドレス情報（ＤＬＳ
Ｐ）をＡＭＵ３に伝送するバス、８はＡＵｌ内で主記憶
アクセス時に使用されるセグメント情報を保持するセグ
メントレジスタ（ＳＧＲ）、９はＡＵｌ内で論理アドレ
スを保持するメモリアドレスレジスタ（ＭＡＲ）、１０
はＤＭＡ装置λ内のセグメントレジスタ（ＳＧＲ−Ｄ）
、１１はＤＭＡ装置λ内のメモリアドレスレジスタ（Ｍ
ＡＲ）、１２はＡＵＩからのセグメント情報とＤＭＡ装
置λからのセグメント情報とを切替えるための切替回路
（ＭＰＸｌ）、１３はＡＵｌのロジカルブロック情報（
ＬＢ）とＤＭＡ装置装置口ジカルブロック情報（ＬＢ）
とを切替えるための切替回路（ＭＰＸ２）、１４は論理
アドレスから物理アドレスへの変換を行なう変換テーブ
ル（ＣＴ）、１５は変換テーブル（ＣＴ）１４を引いた
結果と論理アドレスのＤＩＳＰとで作成された物理アド
レス（ＰＡ）、１６はＡＵｌ又はＤＭＡ装置λからの論
理アドレス情報、１７はＡＵＩ又はＤＭＡ装置スからの
セグメント情報、１８は変換テーブル（ＣＴ）１４を引
いた後作成された物理アドレス（ＰＡ）のうち論理アド
レス情報１６と同じデータ長をなす物理アドレスの下位
部分、１９は物理アドレス（ＰＡ）のうち下位部分１８
に相当する部分以外のアドレスの上位部分である。
ものであり、第１図に於いて、１は中央処理装置（以下
ＡＵと呼称する）であり、λは主記憶装置との間で直接
データ転送を行なうＤＭＡ装置、ＪはＡＵｌ及びＤＭＡ
装置λからの主記憶アクセスの制御を行なうアドレス管
理部（以下ＡＭＵと呼称する）、４はＡＵｌ及びＤＭＡ
装置λとＡＭＵ３を結び主記憶へのアクセス通路となる
ＤＭＡバス、５はこのＤＭＡバス４の一部でＤＭＡ装置
２からのロジカルブロック情報（ＬＢ）をＡＭＵ３に伝
送するバス、６は同じ＜ＤＭＡバス４の一部でＤＭＡ装
置装置口のセグメント情報をＡＭＵ３に伝送するバス、
７は同じ＜ ＤＭＡバス４の一部でＡＵＩ及びＤＭＡ装
置λからのロジカルブロック内のアドレス情報（ＤＬＳ
Ｐ）をＡＭＵ３に伝送するバス、８はＡＵｌ内で主記憶
アクセス時に使用されるセグメント情報を保持するセグ
メントレジスタ（ＳＧＲ）、９はＡＵｌ内で論理アドレ
スを保持するメモリアドレスレジスタ（ＭＡＲ）、１０
はＤＭＡ装置λ内のセグメントレジスタ（ＳＧＲ−Ｄ）
、１１はＤＭＡ装置λ内のメモリアドレスレジスタ（Ｍ
ＡＲ）、１２はＡＵＩからのセグメント情報とＤＭＡ装
置λからのセグメント情報とを切替えるための切替回路
（ＭＰＸｌ）、１３はＡＵｌのロジカルブロック情報（
ＬＢ）とＤＭＡ装置装置口ジカルブロック情報（ＬＢ）
とを切替えるための切替回路（ＭＰＸ２）、１４は論理
アドレスから物理アドレスへの変換を行なう変換テーブ
ル（ＣＴ）、１５は変換テーブル（ＣＴ）１４を引いた
結果と論理アドレスのＤＩＳＰとで作成された物理アド
レス（ＰＡ）、１６はＡＵｌ又はＤＭＡ装置λからの論
理アドレス情報、１７はＡＵＩ又はＤＭＡ装置スからの
セグメント情報、１８は変換テーブル（ＣＴ）１４を引
いた後作成された物理アドレス（ＰＡ）のうち論理アド
レス情報１６と同じデータ長をなす物理アドレスの下位
部分、１９は物理アドレス（ＰＡ）のうち下位部分１８
に相当する部分以外のアドレスの上位部分である。
また第２図はＡＭＵ３に付随して設けられるアドレスマ
ツチ機能部の構成を示すもので、２０はセグメント情報
１７及び物理アドレスの上位部分１９と同じデータ長の
部分（ＡＭＲ１１）と１つ以上の冗長ビット（実施例で
は、Ａ、Ｓ、Ｌの３ビツト）とで構成される第１のアド
レスマツチレジスタ（ＡＭＲＩ）、２１は上記論理アド
レス情報１６及びアドレス下位部分１８と同じデータ長
の第２のアドレスマツチレジスタ（ＡＭＲ２）、２２は
アドレスの上位部分（１７又は１９）と第１のアドレス
マツチレジスタ２０のＡＭＲｌ１部とを比較して一致出
力（２９）を得るための第１の比較回路（ＣＭＰＩ）、
２３はアドレスの下位部分（１６又は１８）と第２のア
ドレスマツチレジスタ（ＡＭＲ２） ２１とを比較して
一致出力（３０）を得るための第２の比較回路（ＣＭＰ
２）、２４は第１のアドレスマツチレジスタ（ＡＭＲ１
）２０の１冗長ビツト（Ｌ）の出力信号線でありこのピ
ッｌ−（Ｌ）は論理アドレスによってアドレスマツチを
取るか、物理アドレスによってアドレスマツチを取るか
を指定するビットである。
ツチ機能部の構成を示すもので、２０はセグメント情報
１７及び物理アドレスの上位部分１９と同じデータ長の
部分（ＡＭＲ１１）と１つ以上の冗長ビット（実施例で
は、Ａ、Ｓ、Ｌの３ビツト）とで構成される第１のアド
レスマツチレジスタ（ＡＭＲＩ）、２１は上記論理アド
レス情報１６及びアドレス下位部分１８と同じデータ長
の第２のアドレスマツチレジスタ（ＡＭＲ２）、２２は
アドレスの上位部分（１７又は１９）と第１のアドレス
マツチレジスタ２０のＡＭＲｌ１部とを比較して一致出
力（２９）を得るための第１の比較回路（ＣＭＰＩ）、
２３はアドレスの下位部分（１６又は１８）と第２のア
ドレスマツチレジスタ（ＡＭＲ２） ２１とを比較して
一致出力（３０）を得るための第２の比較回路（ＣＭＰ
２）、２４は第１のアドレスマツチレジスタ（ＡＭＲ１
）２０の１冗長ビツト（Ｌ）の出力信号線でありこのピ
ッｌ−（Ｌ）は論理アドレスによってアドレスマツチを
取るか、物理アドレスによってアドレスマツチを取るか
を指定するビットである。
２５は同じく第１のアドレスマツチレジスタ（ＡＭＲｌ
）２０の１冗長ビツト（Ｓ）の出力信号線であり、この
ビット（Ｓ）は論理アドレスによってアドレスマツチを
取る際にセグメント情報を含めて一致とするか、又はセ
グメント情報に無関係に論理アドレス情報だけの比較で
一致とするのかを指定するビットである。
）２０の１冗長ビツト（Ｓ）の出力信号線であり、この
ビット（Ｓ）は論理アドレスによってアドレスマツチを
取る際にセグメント情報を含めて一致とするか、又はセ
グメント情報に無関係に論理アドレス情報だけの比較で
一致とするのかを指定するビットである。
２６は同じく第１のアドレスマツチレジスタ（ＡＭＲＩ
）２０の１冗長ピッ１−（Ａ）の出力信号線であり、こ
のビット（Ａ）はＡＵｌからの主記憶アクセスの時にア
ドレスマツチを取るのか、ＤＭＡ装置２からの主記憶ア
クセスの時にアドレスマツチを取るのかを指定するビッ
トである。
）２０の１冗長ピッ１−（Ａ）の出力信号線であり、こ
のビット（Ａ）はＡＵｌからの主記憶アクセスの時にア
ドレスマツチを取るのか、ＤＭＡ装置２からの主記憶ア
クセスの時にアドレスマツチを取るのかを指定するビッ
トである。
２７は第１の比較回路２２に於いて第１のアドレスマツ
チレジスタ２０のＡＭＲｌＩ部と比較する情報としてセ
グメント情報１７又はアドレス上位部分１９を選ぶため
の切替回路（ＭＰＸ３）、２８は第２の比較回路２３に
於いて第２のアドレスマツチレジスタ（ＡＭＲ２）２１
と比較する情報として論理アドレス情報１６又は物理ア
ドレスの下位部分１８を選ぶための切替回路（ＭＰＸ４
）、２９は第１の比較回路（ＣＭＰＩ）２２の一致検出
信号線、３０は第２の比較回路（ＣＭＰ２）２３の一致
検出信号線、３１は主記憶アクセスのタイミング入力信
号線、３２は主記憶アクセスをしているのがＡＵｌであ
るかＤＭＡ装置２であるかを示す信号入力線、３３はコ
ンソールパネルのスイッチからの信号線でアドレスマツ
チが取れた時にＡＵｌに割込みを起こさせるべくフリッ
プフロップ３５をセットさせるための１つの条件となる
信号線、３４はＡＵｌ内のフリップフロップ（図示され
ていない）からの信号線で、そのフリップフロップは命
令によってアドレスマツチレジスタ（ＡＭＲｌ及びＡＭ
Ｒ２）にデータを設定した時にセット状態となるもので
あり、この信号線３４はアドレスマツチが取れた時にフ
リップフロップ３５をセットするための１つの条件とな
る。
チレジスタ２０のＡＭＲｌＩ部と比較する情報としてセ
グメント情報１７又はアドレス上位部分１９を選ぶため
の切替回路（ＭＰＸ３）、２８は第２の比較回路２３に
於いて第２のアドレスマツチレジスタ（ＡＭＲ２）２１
と比較する情報として論理アドレス情報１６又は物理ア
ドレスの下位部分１８を選ぶための切替回路（ＭＰＸ４
）、２９は第１の比較回路（ＣＭＰＩ）２２の一致検出
信号線、３０は第２の比較回路（ＣＭＰ２）２３の一致
検出信号線、３１は主記憶アクセスのタイミング入力信
号線、３２は主記憶アクセスをしているのがＡＵｌであ
るかＤＭＡ装置２であるかを示す信号入力線、３３はコ
ンソールパネルのスイッチからの信号線でアドレスマツ
チが取れた時にＡＵｌに割込みを起こさせるべくフリッ
プフロップ３５をセットさせるための１つの条件となる
信号線、３４はＡＵｌ内のフリップフロップ（図示され
ていない）からの信号線で、そのフリップフロップは命
令によってアドレスマツチレジスタ（ＡＭＲｌ及びＡＭ
Ｒ２）にデータを設定した時にセット状態となるもので
あり、この信号線３４はアドレスマツチが取れた時にフ
リップフロップ３５をセットするための１つの条件とな
る。
３５はＡＵｌに対して割込みを起こすべくアドレスマツ
チの条件が整った時にセットする割込みフリップフロッ
プ、３６はフリップフロップ３５の出力信号線でありア
ドレスマツチをＡＵＩに知らせるためのアドレスマツチ
割込み信号線である。
チの条件が整った時にセットする割込みフリップフロッ
プ、３６はフリップフロップ３５の出力信号線でありア
ドレスマツチをＡＵＩに知らせるためのアドレスマツチ
割込み信号線である。
また、３７は第１のアドレスマツチレジスタ（ＡＭＲ１
） ２０の冗長ビットＬの信号線２４出力と冗長ビット
Ｓの反転出力とを受けるアントゲ゛−ト、３８はアント
ゲ゛−ト３７の出力と第１の比較回路（ＣＭＰＩ）２２
の一致検出信号とを受けるオアゲート、３９はオアゲー
ト３８の出力と第２の比較回路（ＣＭＰ２）の一致検出
信号３０と主記憶アクセスのタイミング入力信号３１と
を受けるアンドゲート、４０は主記憶アクセスをしてい
るのがＡＵＩであるかＤＭＡ装置えであるかを示す信号
線３２出力と第１のアドレスマツチレジスタ（ＡＭＲ１
） ２０の１冗長ビツトＡの信号線２６出力とを受けて
、アドレスマツチ割込みのための１つの条件信号を得る
論理回路、４１は信号線３３，３４の出力を受けるオア
ゲート、４２はアンドゲート３９の出力と論理回路４０
の出力とオアゲ゛−ト４１の出力とを受けてフリップフ
ロップ３５をセットさせるための信号を得るアンドゲー
トである。
） ２０の冗長ビットＬの信号線２４出力と冗長ビット
Ｓの反転出力とを受けるアントゲ゛−ト、３８はアント
ゲ゛−ト３７の出力と第１の比較回路（ＣＭＰＩ）２２
の一致検出信号とを受けるオアゲート、３９はオアゲー
ト３８の出力と第２の比較回路（ＣＭＰ２）の一致検出
信号３０と主記憶アクセスのタイミング入力信号３１と
を受けるアンドゲート、４０は主記憶アクセスをしてい
るのがＡＵＩであるかＤＭＡ装置えであるかを示す信号
線３２出力と第１のアドレスマツチレジスタ（ＡＭＲ１
） ２０の１冗長ビツトＡの信号線２６出力とを受けて
、アドレスマツチ割込みのための１つの条件信号を得る
論理回路、４１は信号線３３，３４の出力を受けるオア
ゲート、４２はアンドゲート３９の出力と論理回路４０
の出力とオアゲ゛−ト４１の出力とを受けてフリップフ
ロップ３５をセットさせるための信号を得るアンドゲー
トである。
。ここで作用を説明すると、第１図は電子計算機
のシステム構成の一部であり、ＡＵｌあるいはＤＭＡ装
置２から論理アドレスを与えて主記憶装置をアクセスす
る際の物理アドレスへの変換がＡＭＵ ３でなされてい
ることを示しているもので、ＡＵＩ及びＤＭＡ装置装置
区内アドレス拡張を行うためのセグメントレジスフ（Ｓ
ＧＲ）８ 。
のシステム構成の一部であり、ＡＵｌあるいはＤＭＡ装
置２から論理アドレスを与えて主記憶装置をアクセスす
る際の物理アドレスへの変換がＡＭＵ ３でなされてい
ることを示しているもので、ＡＵＩ及びＤＭＡ装置装置
区内アドレス拡張を行うためのセグメントレジスフ（Ｓ
ＧＲ）８ 。
（ＳＧＲ−Ｄ）１０及びセグメント内の論理アドレスを
保持するメモリアドレスレジスフ９，１１をそれぞれ持
っている。
保持するメモリアドレスレジスフ９，１１をそれぞれ持
っている。
これらのセグメント情報及び論理アドレス情報は主記憶
装置へのアクセスがＡＵｌによるものかＤＭＡ装置装置
上るものかによって切替えられる切替回路（ＭＰＸＩ
） １２ 。
装置へのアクセスがＡＵｌによるものかＤＭＡ装置装置
上るものかによって切替えられる切替回路（ＭＰＸＩ
） １２ 。
（ＭＰＸ２）１３を通してセグメント情報１７（！：論
理アドレス情報１６が取り出される。
理アドレス情報１６が取り出される。
一方、切替回路（ＭＰＸＩ）１２で選ばれたセグメント
情報と、切替回路（ＭＰＸ２）１３で選ばれたロジカル
ブロック情報は変換テーブルＣＴ１４に与えられてこの
変換テーブルＣＴ１４から物理ブロックＰＢが取り出さ
れ、これと論理アドレス情報のうちの物理アドレスと１
対１に対応する部分（ＤＩＳＰ）とを組み合わせて物理
アドレスＰＡ’１５が得られる。
情報と、切替回路（ＭＰＸ２）１３で選ばれたロジカル
ブロック情報は変換テーブルＣＴ１４に与えられてこの
変換テーブルＣＴ１４から物理ブロックＰＢが取り出さ
れ、これと論理アドレス情報のうちの物理アドレスと１
対１に対応する部分（ＤＩＳＰ）とを組み合わせて物理
アドレスＰＡ’１５が得られる。
物理アドレスＰＡから、データ長が論理アドレス情報１
６と同じ物理アドレスＰＡの下位部分１８及びセグメン
ト情報１７と同じデータ長の物理アドレスＰＡの上位部
分１９が取り出される。
６と同じ物理アドレスＰＡの下位部分１８及びセグメン
ト情報１７と同じデータ長の物理アドレスＰＡの上位部
分１９が取り出される。
また第２図のアドレスマツチレジスタ（ＡＭＲ１）２０
及び（ＡＭＲ２）２１は、命令によるか又はコンソール
パネルからの操作によって所望のデータをセットできる
レジスタである。
及び（ＡＭＲ２）２１は、命令によるか又はコンソール
パネルからの操作によって所望のデータをセットできる
レジスタである。
この第１のアドレスマツチレジスタ（ＡＭＲｌ）２０の
ビットＬの出力信号２４は論理＋１１ ＩＩの時、論理
アドレスによってアドレスを比較させ、又論理９１０
ＩＩの時は物理アドレスによってアドレスを比較させる
べく、切替回路（ＭＰＸ３）２７と（ＭＰＸ４）２８と
を制御している。
ビットＬの出力信号２４は論理＋１１ ＩＩの時、論理
アドレスによってアドレスを比較させ、又論理９１０
ＩＩの時は物理アドレスによってアドレスを比較させる
べく、切替回路（ＭＰＸ３）２７と（ＭＰＸ４）２８と
を制御している。
この際、第１の比較回路（ＣＭＰＩ）２２の比較データ
の１つは切替回路（ＭＰＸ３）２７で選ばれたものであ
り他の１つはアドレスマツチレジスタ（ＡＭＲ１） ２
０のうちのＡＭＲｌ１部である。
の１つは切替回路（ＭＰＸ３）２７で選ばれたものであ
り他の１つはアドレスマツチレジスタ（ＡＭＲ１） ２
０のうちのＡＭＲｌ１部である。
また、第２の比較回路（ＣＭＰ２）２３の比較データの
１つは切替回路（ＭＰＸ４）２８で選ばれたものであり
、他の１つはアドレスマツチレジスタ（ＡＭＲ２）２１
である。
１つは切替回路（ＭＰＸ４）２８で選ばれたものであり
、他の１つはアドレスマツチレジスタ（ＡＭＲ２）２１
である。
第１．第２の比較回路（ＣＭＰｌ）２２ 、（ＣＭＰ２
）２３共それぞれ一致を検出した時それぞれの一致検出
信号線２９゜３０は論理゛１″となる。
）２３共それぞれ一致を検出した時それぞれの一致検出
信号線２９゜３０は論理゛１″となる。
切替回路（ＭＰＸ３）２７ 、（ＭＰＸ４）２８を制御
するビットＬ出力信号線２４はアンドゲート３７の１つ
の入力ともなっていて、物理アドレスによってアドレス
比較をさせる時は論理？＋ ０１１なのでアンドゲート
３７の出力は論理２１０１１となり、第１の比較回路（
ＣＭＰＩ）２２の一致検出信号２９が有効となる。
するビットＬ出力信号線２４はアンドゲート３７の１つ
の入力ともなっていて、物理アドレスによってアドレス
比較をさせる時は論理？＋ ０１１なのでアンドゲート
３７の出力は論理２１０１１となり、第１の比較回路（
ＣＭＰＩ）２２の一致検出信号２９が有効となる。
第１のアドレスマツチレジスタ（ＡＭＲｌ）２０のビッ
トＳの出力信号２５は論理ＩＩ １ ＋１の時セグメン
ト情報を含めてのアドレスマツチを指定し、論理ＩＴ
ＯＩＩの時はセグメント情報に無関係に第２の比較回路
（ＣＭＰ２）２３による比較だけでアドレスマッチを検
出させることを指定することになる。
トＳの出力信号２５は論理ＩＩ １ ＋１の時セグメン
ト情報を含めてのアドレスマツチを指定し、論理ＩＴ
ＯＩＩの時はセグメント情報に無関係に第２の比較回路
（ＣＭＰ２）２３による比較だけでアドレスマッチを検
出させることを指定することになる。
ビットＬの出力信号線２４が論理“１″で論理アドレス
によるアドレスマツチ指定である時、ビットＳ出力信号
線２５が論理ｎ １ ｕであれば第１の比較回路（ＣＭ
ＰＩ）２２の一致検出信号２９は有効となり、一方、ビ
ットＳ出力信号線２５が論理ｆ＋ Ｏｎなら信号線２９
に無関係になる。
によるアドレスマツチ指定である時、ビットＳ出力信号
線２５が論理ｎ １ ｕであれば第１の比較回路（ＣＭ
ＰＩ）２２の一致検出信号２９は有効となり、一方、ビ
ットＳ出力信号線２５が論理ｆ＋ Ｏｎなら信号線２９
に無関係になる。
アンドゲート３９の３つの入力のうち信号線３０は第２
の比較回路（ＣＭＰ２）２３の一致検出信号であり、信
号線４３はアンドゲート３７．の出力と信号線２９とで
オアを取られたものであり、信号線３１は主記憶アクセ
スの際にＡＵＩで作られるメモリタイミング信号である
。
の比較回路（ＣＭＰ２）２３の一致検出信号であり、信
号線４３はアンドゲート３７．の出力と信号線２９とで
オアを取られたものであり、信号線３１は主記憶アクセ
スの際にＡＵＩで作られるメモリタイミング信号である
。
このアンドゲート３９の出力は第１のアドレスマツチレ
ジスタ（ＡＭＲ１） ２０のビットＳとＬとで指定され
るモードでのアドレスの一致が取られた時、１つの正パ
ルスとなるが、この段階で論理回路的にはアドレスマツ
チは検出されたことになる。
ジスタ（ＡＭＲ１） ２０のビットＳとＬとで指定され
るモードでのアドレスの一致が取られた時、１つの正パ
ルスとなるが、この段階で論理回路的にはアドレスマツ
チは検出されたことになる。
第１のアドレスマツチレジスタ（ＡＭＲｌ）２０のビッ
トＡはアドレスマツチの検出をＡＵ夫からの主記憶アク
セスで行なうか、ＤＭＡ装置２からのもので行なうかを
指定するビットであり、その出力信号線２６は論理“１
″の時ＡＵＩからのアクセスを指定している。
トＡはアドレスマツチの検出をＡＵ夫からの主記憶アク
セスで行なうか、ＤＭＡ装置２からのもので行なうかを
指定するビットであり、その出力信号線２６は論理“１
″の時ＡＵＩからのアクセスを指定している。
この信号線２６は論理回路４０の１つの入力となってい
るが他の１つは信号線３２であり、これは論理”１”の
時ＡＵＩが主記憶アクセスを許可されている状態を示し
、論理″０′′の時はＤＭＡ装置λが主記憶アクセスを
許可されている状態を示す信号線である。
るが他の１つは信号線３２であり、これは論理”１”の
時ＡＵＩが主記憶アクセスを許可されている状態を示し
、論理″０′′の時はＤＭＡ装置λが主記憶アクセスを
許可されている状態を示す信号線である。
論理回路４０はＡＵｌによる主記憶アクセスでアドレス
マツチを取るか、ＤＭＡ装置。
マツチを取るか、ＤＭＡ装置。
λによるアクセスでアドレスマツチを取るかを信号線２
６と３０が論理的に一致した時、論理回路４０の出力を
論理″１”にすることにより判別している。
６と３０が論理的に一致した時、論理回路４０の出力を
論理″１”にすることにより判別している。
信号線３３及び３４はアドレスマツチを取ることが、コ
ンソールパネルからスイッチによ。
ンソールパネルからスイッチによ。
って指示されているか、又は命令によって指示されてい
るかを示すもので共に論理“１′′の時アドレスマツチ
を取ることを、すなわちＡＵｌに対してアドレスマツチ
割込みを知らせることを指示していることを示す。
るかを示すもので共に論理“１′′の時アドレスマツチ
を取ることを、すなわちＡＵｌに対してアドレスマツチ
割込みを知らせることを指示していることを示す。
信号線３３と３４はオアゲート４１を介してアンドゲー
ト４２の１人力となる。
ト４２の１人力となる。
このアンドゲート４２の出力はアドレスマツチレジスタ
（ＡＭＲｌ）２０の冗長ビットで指定されるアドレスマ
ツチの検出モードに於いてアドレスマツチが検出され、
コンソールパネルのスイッチによって、又は命令によっ
てアドレスマツチが検出された時にそれをＡＵｌに知ら
せることを指示されている時、アドレスマツチ割込みフ
リップフロップ３５をセットする。
（ＡＭＲｌ）２０の冗長ビットで指定されるアドレスマ
ツチの検出モードに於いてアドレスマツチが検出され、
コンソールパネルのスイッチによって、又は命令によっ
てアドレスマツチが検出された時にそれをＡＵｌに知ら
せることを指示されている時、アドレスマツチ割込みフ
リップフロップ３５をセットする。
フリップフロップ３５の出力信号線３６はＡＵｌにアド
レスマツチ割込みが起きたことを知らせる。
レスマツチ割込みが起きたことを知らせる。
更にＡＵｌはこの割込みを検出すると、信号線３３及び
３４を調べ、コンソールパネルのスイッチによって指示
されていする時には計算機を停止させ、一方、命令によ
って指示されている時には、プログラム割込みとする。
３４を調べ、コンソールパネルのスイッチによって指示
されていする時には計算機を停止させ、一方、命令によ
って指示されている時には、プログラム割込みとする。
このような動作機能により、コンソールパネルからだけ
でなく命令によってアドレスマツチレジスタにデータを
セットでき、アドレスマツチが検出されると、プログラ
ム割込みを起こすので、効率の良いプログラムデバッグ
ができる。
でなく命令によってアドレスマツチレジスタにデータを
セットでき、アドレスマツチが検出されると、プログラ
ム割込みを起こすので、効率の良いプログラムデバッグ
ができる。
また、論理アドレスによるアドレスマツチ又は物理アド
レスによるアドレスマツチがアドレスマツチレジスタの
冗長ビットで簡単に切替えられ特に、ハードウェアの故
障診断が容易になる。
レスによるアドレスマツチがアドレスマツチレジスタの
冗長ビットで簡単に切替えられ特に、ハードウェアの故
障診断が容易になる。
また、論理アドレスによるアドレスマツチではセグメン
ト情報を含めてアドレスマツチを取るかセグメント情報
を含めないでアドレスマツチを取るかがアドレスマツチ
レジスタの冗長ビットで簡単に切替えられセグメント内
の論理アドレスが一定であればどのセグメントでもアド
レスマツチを検出できるのでプログラムデバッグ及びハ
ードウェアの故障診断が容易になる。
ト情報を含めてアドレスマツチを取るかセグメント情報
を含めないでアドレスマツチを取るかがアドレスマツチ
レジスタの冗長ビットで簡単に切替えられセグメント内
の論理アドレスが一定であればどのセグメントでもアド
レスマツチを検出できるのでプログラムデバッグ及びハ
ードウェアの故障診断が容易になる。
更に、主記憶装置へのアクセスが中央処理装置によるも
のでアドレスマツチを取るかＤＭＡ装置によるもので取
るか、アドレスマツチレジスタの冗長ｅットにより簡単
に切替えられるので、プログラムデバッグ及びハードウ
ェアの故障診断が容易になる。
のでアドレスマツチを取るかＤＭＡ装置によるもので取
るか、アドレスマツチレジスタの冗長ｅットにより簡単
に切替えられるので、プログラムデバッグ及びハードウ
ェアの故障診断が容易になる。
第１図および第２図はこの発明の一実施例を示すブロッ
ク構成図である。 ↑・・・・・・ＡＵ（中央処理装置）、２・・・・・・
ＤＭＡ装置、５・・・・・・ＡＭＵ（アドレス管理部）
、生・・・・・・ＤＭＡバス、１２，１３，２７，２８
・・・・・・切替回路、１４・・・・・・変換テーブル
（ＣＴ）、２０・・・・・・第１のアドレスマツチレジ
スタ（ＡＭＲＩ）、Ａ、Ｓ。 Ｌ・・・・・・冗長ビット、２１・・・・・・第２のア
ドレスマツチレジスタ（ＡＭＲ２）、２２・・・・・・
第１の比較回路（ＣＭＰＩ）、２３・・・・・・第２の
比較回路（ＣＭＰ２）、３５・・・・・・フリツプフ田
ノブ、３７，３９，４２・・・・・・アンドゲート、４
０・・・・・・論理回路。
ク構成図である。 ↑・・・・・・ＡＵ（中央処理装置）、２・・・・・・
ＤＭＡ装置、５・・・・・・ＡＭＵ（アドレス管理部）
、生・・・・・・ＤＭＡバス、１２，１３，２７，２８
・・・・・・切替回路、１４・・・・・・変換テーブル
（ＣＴ）、２０・・・・・・第１のアドレスマツチレジ
スタ（ＡＭＲＩ）、Ａ、Ｓ。 Ｌ・・・・・・冗長ビット、２１・・・・・・第２のア
ドレスマツチレジスタ（ＡＭＲ２）、２２・・・・・・
第１の比較回路（ＣＭＰＩ）、２３・・・・・・第２の
比較回路（ＣＭＰ２）、３５・・・・・・フリツプフ田
ノブ、３７，３９，４２・・・・・・アンドゲート、４
０・・・・・・論理回路。
Claims (1)
- 【特許請求の範囲】 １ セグメント方式により論理アドレスを物理アドレス
に変換して主記憶装置のアドレス指定を行う電子計算機
において、所定のデータが設定されるレジスタと、前記
論理アドレス全体か、又は、セグメント情報部を除いた
部分かの選択情報設定部と、この選択情報設定部からの
選択信号にもとづき、前記論理アドレス全体か前記論理
アドレスからセグメント情報部を除いた部分かのいずれ
かと前記レジスタの内容との一致を検出する回路と、こ
の一致検出回路の出力にもとづき処理装置に対し割込み
信号を送出する手段とを具備したことを特徴とする電子
計算機。 ２ 前記選択情報設定部が前記レジスタに冗長ビットと
して設けられたことを特徴とする特許請求の範囲第１項
記載の電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156948A JPS5821296B2 (ja) | 1976-12-25 | 1976-12-25 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156948A JPS5821296B2 (ja) | 1976-12-25 | 1976-12-25 | 電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5380924A JPS5380924A (en) | 1978-07-17 |
| JPS5821296B2 true JPS5821296B2 (ja) | 1983-04-28 |
Family
ID=15638830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51156948A Expired JPS5821296B2 (ja) | 1976-12-25 | 1976-12-25 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821296B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147144A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Information processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5138266Y2 (ja) * | 1971-05-11 | 1976-09-18 |
-
1976
- 1976-12-25 JP JP51156948A patent/JPS5821296B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147144A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5380924A (en) | 1978-07-17 |
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