JPS58211186A - 分割画面表示制御方式 - Google Patents
分割画面表示制御方式Info
- Publication number
- JPS58211186A JPS58211186A JP57094350A JP9435082A JPS58211186A JP S58211186 A JPS58211186 A JP S58211186A JP 57094350 A JP57094350 A JP 57094350A JP 9435082 A JP9435082 A JP 9435082A JP S58211186 A JPS58211186 A JP S58211186A
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- Japan
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- screen
- window
- partial
- circuit
- display
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、１つの表示画面に複数の部分画面を重なり合
いを許して表示する画面表示制御方式に関する。
いを許して表示する画面表示制御方式に関する。
技術の背景
ＣＲＴの管面などの１つの表示画面に文字、図形等の画
像を表示する矩形状の部分画面（ウィンドウ）を複数組
設定し、そしてこれらの一部が重なる場合には最も上側
（前面側）とされた部分画面の画像を優先して表示する
分割画面表示では、１つの部分画面の一部もしくは全部
が他の部分画面の影に隠れるか否かをチェックし、隠れ
るならその部分の画像表示を禁止しなければならない。
像を表示する矩形状の部分画面（ウィンドウ）を複数組
設定し、そしてこれらの一部が重なる場合には最も上側
（前面側）とされた部分画面の画像を優先して表示する
分割画面表示では、１つの部分画面の一部もしくは全部
が他の部分画面の影に隠れるか否かをチェックし、隠れ
るならその部分の画像表示を禁止しなければならない。
従来技術と問題点
従来は上述したウィンドウの重なりを一画素毎にソフト
ウェアによりチェックしているのでＣＰＵに負担がか＼
す、各画素が表示されるまでに時間がかかり（表示速度
が小さい）、画面制御ソフトも複雑化するという欠点が
ある。
ウェアによりチェックしているのでＣＰＵに負担がか＼
す、各画素が表示されるまでに時間がかかり（表示速度
が小さい）、画面制御ソフトも複雑化するという欠点が
ある。
発明の目的
本発明は部分画面（ウィンドウ）の定義情報を記↑ａし
てそれらの重なり具合をチェックするハードウェアを設
け、画素の表示速度の改善、画面制御ソフトウェアの簡
略化を図ろうとするものである。
てそれらの重なり具合をチェックするハードウェアを設
け、画素の表示速度の改善、画面制御ソフトウェアの簡
略化を図ろうとするものである。
発明の構成
本発明は、１つの表示画面に複数の重複可能な部分画面
を設定し、そしてこれらの部分画面内に独立した画像を
同時に、且つ重複部分では優先度の高い部分画面の画像
だけを表示する分割画面の表示制御方式において、各部
分画面を前記表示画面内で定義する情報を画素単位で記
↑、ａするメモリと、画面制御ソフトウェアが指定する
部分画面に対する該定義情報を該メモリから画素単位で
順次読出ず第１の回路と、該画素が指定部分画面より優
先度の高い他の部分画面の下に隠されるか否かを該画面
制御ソフトウェアが与える優先度情報から判定し隠され
ていれば禁止出力を生じる第２の回路とを備え、該第２
の回路が禁止出力を生じたときは前記第１の回路の出力
を阻止して該画素の表示を禁止し、該第２の回路が禁止
出力を生しないときは該第１の回路の出力により当該画
素の表示を許容することを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
を設定し、そしてこれらの部分画面内に独立した画像を
同時に、且つ重複部分では優先度の高い部分画面の画像
だけを表示する分割画面の表示制御方式において、各部
分画面を前記表示画面内で定義する情報を画素単位で記
↑、ａするメモリと、画面制御ソフトウェアが指定する
部分画面に対する該定義情報を該メモリから画素単位で
順次読出ず第１の回路と、該画素が指定部分画面より優
先度の高い他の部分画面の下に隠されるか否かを該画面
制御ソフトウェアが与える優先度情報から判定し隠され
ていれば禁止出力を生じる第２の回路とを備え、該第２
の回路が禁止出力を生じたときは前記第１の回路の出力
を阻止して該画素の表示を禁止し、該第２の回路が禁止
出力を生しないときは該第１の回路の出力により当該画
素の表示を許容することを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の概念図で、（ａｌは論理画面ごとのウ
ィンドウ使用状況マツプ３０〜３ｋを示し、また（ｂ）
は物理画面（表示画面）９とウィンドウ（部分画面）
Ｗ ｏ ＝Ｗ ｋの関係を示したものである。
ィンドウ使用状況マツプ３０〜３ｋを示し、また（ｂ）
は物理画面（表示画面）９とウィンドウ（部分画面）
Ｗ ｏ ＝Ｗ ｋの関係を示したものである。
論理画面とは実際に画像が表示される物理画面９と同等
の大きさくｍＸｎドツト）を想定した論理的な画面で、
１つの物理画面９に対し何枚でも設定され得る。各論理
１画面は同じ大きさであるから、物理画面９の前面が１
枚の論理画面に割当てられれば他の論理画面を表示する
余地はなく、この場合他の論理画面は全て隠されること
になる。しかし、各論理画面にウィンドウをかけてその
中（部分画面）にのみ画像を表示するように制限すれば
同じ物理画面９上に複数枚の論理画面の画像を同時に表
示することができる。第１図ｆｂ）はに枚の論理画面の
第０、第１、第に番目のみを取り上げ、これらにそれぞ
れウィンドウＷｏ、Ｗ＋、Ｗｋを設定してこれらを同時
に表示した状態である。これらのウィンドウ相互間には
優先度があり、一部重複する場合は最も優先度の高いウ
ィンドウ（ここではＷ ＋ ）が最上部にあるように表
示される。
の大きさくｍＸｎドツト）を想定した論理的な画面で、
１つの物理画面９に対し何枚でも設定され得る。各論理
１画面は同じ大きさであるから、物理画面９の前面が１
枚の論理画面に割当てられれば他の論理画面を表示する
余地はなく、この場合他の論理画面は全て隠されること
になる。しかし、各論理画面にウィンドウをかけてその
中（部分画面）にのみ画像を表示するように制限すれば
同じ物理画面９上に複数枚の論理画面の画像を同時に表
示することができる。第１図ｆｂ）はに枚の論理画面の
第０、第１、第に番目のみを取り上げ、これらにそれぞ
れウィンドウＷｏ、Ｗ＋、Ｗｋを設定してこれらを同時
に表示した状態である。これらのウィンドウ相互間には
優先度があり、一部重複する場合は最も優先度の高いウ
ィンドウ（ここではＷ ＋ ）が最上部にあるように表
示される。
そして、これより優先度の低いウィンドウＷｋの一部は
その影に隠れて表示されず、さらに優先度の低いウィン
ドウＷｏの一部はウィンドウＷ ＋ 。
その影に隠れて表示されず、さらに優先度の低いウィン
ドウＷｏの一部はウィンドウＷ ＋ 。
Ｗｋの影に隠れる。ウィンドウＷＯ〜Ｗｋの原形は（ａ
ｌのウィンドウマツプ３０〜３ｋに記憶されている。各
ウィンドウマツプもｍ ｘ ｎビット構成で、■論理画
面上の各位置（ドツト）についてそれがウィンドウ内な
ら１、そうでなければＯを立てである。従ってビット１
の群の占める領域がウィンドウ内または部分画面領域で
あり、その大きさおよび論理画面上位置は０．１の設定
次第で任意に変更できる。論理画面は物理画面９とドツ
ト対応で構成されているので、マツプ３上でウィンドウ
が定義されれば物理画面９上のウィンドウ位置は一義的
に定まる。そして重複する場合にどのウィンドウが最上
部であるか等の表示の優先度はマスクレジスタ５にセン
トする。このレジスタ５には画面制御ソフトウェアが現
に出力しようとしているウィンドウ（これは例えばオペ
レータが作業中の画面で、通常１つである）より優先順
位の高いウィンドウがあるとき、その番号を書込む。
ｌのウィンドウマツプ３０〜３ｋに記憶されている。各
ウィンドウマツプもｍ ｘ ｎビット構成で、■論理画
面上の各位置（ドツト）についてそれがウィンドウ内な
ら１、そうでなければＯを立てである。従ってビット１
の群の占める領域がウィンドウ内または部分画面領域で
あり、その大きさおよび論理画面上位置は０．１の設定
次第で任意に変更できる。論理画面は物理画面９とドツ
ト対応で構成されているので、マツプ３上でウィンドウ
が定義されれば物理画面９上のウィンドウ位置は一義的
に定まる。そして重複する場合にどのウィンドウが最上
部であるか等の表示の優先度はマスクレジスタ５にセン
トする。このレジスタ５には画面制御ソフトウェアが現
に出力しようとしているウィンドウ（これは例えばオペ
レータが作業中の画面で、通常１つである）より優先順
位の高いウィンドウがあるとき、その番号を書込む。
第２図は本発明の一実施例を示すブロック図で、ｋ＝７
とした例である。ウィンドウマツプ３は第１図（ａｌの
概念図では８枚の２次元的な（縦ｎビット、横ｍビット
）ウィンドウマツプ３０〜３７として示したが、第２図
では縦ｍ ｘ ｎビット、横８ピント （１ハイド）の
メモリとしである。これを縦割りにした縦Ｉｌｌ Ｘ
ｉ’ｌビット、横１ビットの帯状の部分がマツプ３０〜
３７である。かかる構成のウィンドウマツプ３から１回
のアクセスつまり１アドレスで読出される１ハイドの各
ビットｂｏ〜ｂ７は、第１図のく但しに＝７）８枚のウ
ィンドウマツプ３０〜３７上の同一座標位置のビットで
あり、かつ同一アドレスで指示される物理画面９上のド
ツト位置に対応する。このウィンドウマツプ３には各ウ
ィンドウの設定時に予め第１図（８）の手法で１．０が
書込まれており、そして画面制御ソフトウェアによって
物理画面内アドレスレジスタ１に書込まれたアドレス（
現に物理画面９に表示しようとするドツトのアドレス）
で読出された１バイトのピント列ｂ７〜ｂｏ（ここでは
第１図の如く第０、第１、第７ウインドウが設定されて
いるとして１０００００１１とする）は一方では比較回
路４へまた他方ではマスク判定回路６へ導びかれる。比
較回路４ではこれを画面制御ソフトウェアによりウィン
ドウ番号レジスタ２に書込まれたウィンドウ番号と比較
する。このウィンドウ番号は現在処理中の部分画面を示
すもので、論理画面がｌ１ｈＯであれば第０ビツトｂｏ
が１で、他は全て０、同様にｌｋｋであれば第にビット
が１で他は全てＯの８ビツトパターンである。こ＼では
画面制御ソフトウェアがレジスタ２にｏｏｏｏｏ。
とした例である。ウィンドウマツプ３は第１図（ａｌの
概念図では８枚の２次元的な（縦ｎビット、横ｍビット
）ウィンドウマツプ３０〜３７として示したが、第２図
では縦ｍ ｘ ｎビット、横８ピント （１ハイド）の
メモリとしである。これを縦割りにした縦Ｉｌｌ Ｘ
ｉ’ｌビット、横１ビットの帯状の部分がマツプ３０〜
３７である。かかる構成のウィンドウマツプ３から１回
のアクセスつまり１アドレスで読出される１ハイドの各
ビットｂｏ〜ｂ７は、第１図のく但しに＝７）８枚のウ
ィンドウマツプ３０〜３７上の同一座標位置のビットで
あり、かつ同一アドレスで指示される物理画面９上のド
ツト位置に対応する。このウィンドウマツプ３には各ウ
ィンドウの設定時に予め第１図（８）の手法で１．０が
書込まれており、そして画面制御ソフトウェアによって
物理画面内アドレスレジスタ１に書込まれたアドレス（
現に物理画面９に表示しようとするドツトのアドレス）
で読出された１バイトのピント列ｂ７〜ｂｏ（ここでは
第１図の如く第０、第１、第７ウインドウが設定されて
いるとして１０００００１１とする）は一方では比較回
路４へまた他方ではマスク判定回路６へ導びかれる。比
較回路４ではこれを画面制御ソフトウェアによりウィン
ドウ番号レジスタ２に書込まれたウィンドウ番号と比較
する。このウィンドウ番号は現在処理中の部分画面を示
すもので、論理画面がｌ１ｈＯであれば第０ビツトｂｏ
が１で、他は全て０、同様にｌｋｋであれば第にビット
が１で他は全てＯの８ビツトパターンである。こ＼では
画面制御ソフトウェアがレジスタ２にｏｏｏｏｏ。
０１を書込んだとしている。従ってオペレータが作業中
の画面はＷｏである。レジスタ２の内容はウィンドウマ
ツプ３からのビット列１０００００１１と比較される。
の画面はＷｏである。レジスタ２の内容はウィンドウマ
ツプ３からのビット列１０００００１１と比較される。
そして、第０ビツトｂｏの１が一致するので、この結果
から第０ウインドウＷＯが該当アドレスに設定されてい
ることが判明する。他のアドレスではウィンドウマツプ
３のす。
から第０ウインドウＷＯが該当アドレスに設定されてい
ることが判明する。他のアドレスではウィンドウマツプ
３のす。
ビットつまりウィンドウマツプ３０の内容が０であるこ
ともあり、（レジスタ２は画面３０．３１・・・・・・
の１つを切出すもの）、この場合は比較回路く実質的に
アンドゲート）の出力はＯである。しかし画面Ｗｏが作
業中なら発生するアドレスは画面ＷＯ内のものであり、
Ｗｏ外に出ることはないからｂｏビットは審に１であり
（１でなければ画面制御ソフトウェアがプログラム暴
走等のエラーを生じている可能性があり、その処理に移
行する）、比較回路出力もｌである。この比較回路４の
出力“１”は画面制御ソフトウェアにより書込まれたデ
ータバッファ７のデータをビデオＲＡＭ領域８へ書込む
のを許す信号となるが、回路４での比較結果だけでは同
じアドレスに他のウィンドウ（特に優先度の高いウィン
ドウ）が設定されているか従って表示部か否かは判別で
きないので、同時にウィンドウマツプ３からのビット列
１０００００１１をマスク判定回路６の８個のアンドゲ
ート６０〜６７めそれぞれに導びき、マスクレジスタ５
の内容と比較する。このときマスクレジスタ５には第０
ウインドウＷＯより優先度の高い第１、第７ウインドウ
Ｗ Ｉ、 Ｗ ｖがあることを示すビット列１００００
０１０が画面制御ソフトウェアによって書込まれている
ので、ゲート６７．６１の出力が１になる。この結果オ
アゲート６８の出力が１となってゲート１０が閉しられ
、比較回路４の一致出力の通過が阻止される。
ともあり、（レジスタ２は画面３０．３１・・・・・・
の１つを切出すもの）、この場合は比較回路く実質的に
アンドゲート）の出力はＯである。しかし画面Ｗｏが作
業中なら発生するアドレスは画面ＷＯ内のものであり、
Ｗｏ外に出ることはないからｂｏビットは審に１であり
（１でなければ画面制御ソフトウェアがプログラム暴
走等のエラーを生じている可能性があり、その処理に移
行する）、比較回路出力もｌである。この比較回路４の
出力“１”は画面制御ソフトウェアにより書込まれたデ
ータバッファ７のデータをビデオＲＡＭ領域８へ書込む
のを許す信号となるが、回路４での比較結果だけでは同
じアドレスに他のウィンドウ（特に優先度の高いウィン
ドウ）が設定されているか従って表示部か否かは判別で
きないので、同時にウィンドウマツプ３からのビット列
１０００００１１をマスク判定回路６の８個のアンドゲ
ート６０〜６７めそれぞれに導びき、マスクレジスタ５
の内容と比較する。このときマスクレジスタ５には第０
ウインドウＷＯより優先度の高い第１、第７ウインドウ
Ｗ Ｉ、 Ｗ ｖがあることを示すビット列１００００
０１０が画面制御ソフトウェアによって書込まれている
ので、ゲート６７．６１の出力が１になる。この結果オ
アゲート６８の出力が１となってゲート１０が閉しられ
、比較回路４の一致出力の通過が阻止される。
比較回路４の一致出力がゲート１０を通過できるのはオ
アゲート６８の出力がＯのときである。
アゲート６８の出力がＯのときである。
これは、ウィンドウマツプ３の出力ビツト列のうら１が
立っているのは第０ビツトｂｏのみのとき、および第０
ビツトｂｏ以外に１が立っているが優先度の低いウィン
ドウに関するものであるとき（このときはマスクレジス
タ５の出力がオール０でゲート６０〜６７の出力がＯと
なる）である。比較回路４の一致出力がゲー１−１０を
通過するとデータバッファ７の内容（画素情報）がビデ
オＲＡＭ領域ｉ域８の当該アドレス（ウィンドウマツプ
３を゛アクセスしたのと同じアドレス）に書込まれる。
立っているのは第０ビツトｂｏのみのとき、および第０
ビツトｂｏ以外に１が立っているが優先度の低いウィン
ドウに関するものであるとき（このときはマスクレジス
タ５の出力がオール０でゲート６０〜６７の出力がＯと
なる）である。比較回路４の一致出力がゲー１−１０を
通過するとデータバッファ７の内容（画素情報）がビデ
オＲＡＭ領域ｉ域８の当該アドレス（ウィンドウマツプ
３を゛アクセスしたのと同じアドレス）に書込まれる。
ビデオＲＡＭ領域８は第１図の物理画面９に対応するも
ので、ｍｘｎ画素に対するデータ記憶容量を持つ。この
画素は画面管理上の最小単位であって１アドレスでアク
セスされるものであり、ワードプロセッサなどでは１文
字がこれに相当する。
ので、ｍｘｎ画素に対するデータ記憶容量を持つ。この
画素は画面管理上の最小単位であって１アドレスでアク
セスされるものであり、ワードプロセッサなどでは１文
字がこれに相当する。
この場合データバッファ７の内容は文字コードであり、
ビデオＲＡＭ領域８の各アドレスの記す、ｑデータは文
字コード又はＣＧを介して得た文字パターンである。こ
の領域８はＣＲＴ表示部の走査と同期して続出され、該
表示部に第１図（ｂｌに示す如き画像を表示する。但し
こ＼では画面Ｖ／＋、ＷｋはビデオＲＡＭ領域８に既に
書込まれており、キーボード操作で画面Ｗｏが作成中と
仮定する。画面Ｗｏに文字が次々と書込まれて行って画
面Ｗ１に突当ると上記制御で文字表示は禁止され、画面
Ｗｌの文字がそのま＼表示されている。但し入力データ
は別に用意する８枚の画面バッファの１つに順次書込ま
れて行く。従って画面Ｗｏの内容を全部表示させたいと
きは、高優先度の画面Ｗ ＋ 。
ビデオＲＡＭ領域８の各アドレスの記す、ｑデータは文
字コード又はＣＧを介して得た文字パターンである。こ
の領域８はＣＲＴ表示部の走査と同期して続出され、該
表示部に第１図（ｂｌに示す如き画像を表示する。但し
こ＼では画面Ｖ／＋、ＷｋはビデオＲＡＭ領域８に既に
書込まれており、キーボード操作で画面Ｗｏが作成中と
仮定する。画面Ｗｏに文字が次々と書込まれて行って画
面Ｗ１に突当ると上記制御で文字表示は禁止され、画面
Ｗｌの文字がそのま＼表示されている。但し入力データ
は別に用意する８枚の画面バッファの１つに順次書込ま
れて行く。従って画面Ｗｏの内容を全部表示させたいと
きは、高優先度の画面Ｗ ＋ 。
Ｗｋを退避させて取除けばよく、このときマスクレジス
タ５の内容は００・・・・・・０となって禁止は行なわ
れない。
タ５の内容は００・・・・・・０となって禁止は行なわ
れない。
」二連したウィンドウＷｏ、Ｗ＋、・・・・・・の設定
は次の様な処理に際して有用である。ｆｌ）ワードプロ
セッサで以前に作成した文章をウィンドウＷｌ。
は次の様な処理に際して有用である。ｆｌ）ワードプロ
セッサで以前に作成した文章をウィンドウＷｌ。
Ｗｋに表示（呼出）し、現在作成中の文章をウィンドウ
ＷＯに表示し、Ｖ／＋、Ｗｋの画面を見ながら文章作成
、編集等をする、（２）ウィンドウＷｏにコンパイラの
エラーメソセージを表示し、ウィンドウＷ１にはエディ
ティングしているファイルを表示し、更にウィンドウＷ
ｋにはエディティングするファイルとその参考になるフ
ァイルを表示する、場合等である。
ＷＯに表示し、Ｖ／＋、Ｗｋの画面を見ながら文章作成
、編集等をする、（２）ウィンドウＷｏにコンパイラの
エラーメソセージを表示し、ウィンドウＷ１にはエディ
ティングしているファイルを表示し、更にウィンドウＷ
ｋにはエディティングするファイルとその参考になるフ
ァイルを表示する、場合等である。
発明の効果
以下述べたように本発明によれば、ウィンドウ（部分画
面）の定義情報をメモリに記憶し、その重複部分への表
示の当否を該メモリ及び比較回路などからなるハードウ
ェアでチェックするので、Ｃｐｕの負担が軽減され、表
示速度が向上する利点がある。また画面制御ソフトウェ
アも、出力しようとしている画面の位置が他のウィンド
ウと重なっていて隠されていても、その重なりを気にす
ることなく当該画面の画素を出力するだけでよいため、
負担が軽減する利点がある。
面）の定義情報をメモリに記憶し、その重複部分への表
示の当否を該メモリ及び比較回路などからなるハードウ
ェアでチェックするので、Ｃｐｕの負担が軽減され、表
示速度が向上する利点がある。また画面制御ソフトウェ
アも、出力しようとしている画面の位置が他のウィンド
ウと重なっていて隠されていても、その重なりを気にす
ることなく当該画面の画素を出力するだけでよいため、
負担が軽減する利点がある。
第１図は本発明の概要を示すウィンドウマツプおよび物
理画面の説明図、第２図は本発明の一実施例を示すブロ
ック図である。 図中、３はウィンドウマツプ（メモリ）、４は比較回路
、６はマスク判定回路、９は物理画面（表示画面） 、
Ｗ ｏ ”Ｗｋはウィンドウ（部分画面）である。 出 廓 人 冨 士 通 株式会社 代理人弁理士 青 柳 稔
理画面の説明図、第２図は本発明の一実施例を示すブロ
ック図である。 図中、３はウィンドウマツプ（メモリ）、４は比較回路
、６はマスク判定回路、９は物理画面（表示画面） 、
Ｗ ｏ ”Ｗｋはウィンドウ（部分画面）である。 出 廓 人 冨 士 通 株式会社 代理人弁理士 青 柳 稔
Claims (1)
- １つの表示画面に複数の重複可能な部分画面を設定し、
そしてこれらの部分画面内に独立した画像を同時に、且
つ重複部分では優先度の高い部分画面の画像だけを表示
する分割画面の表示制御方式において、各部分画面を前
記表示画面内で定義する情報を画素単位で記憶するメモ
リと、画面制御ソフトウェアが指定する部分画面に対す
る該定義情報を該メモリから画素単位で順次読出す第１
の回路と、該画素が指定部分画面より優先度の高い他の
部分画面の下に隠されるか否かを該画面制御ソフトウェ
アが与える優先度情報から判定し隠されていれば禁止出
力を生じる第２の回路とを備え、該第２の回路が禁止出
力を生じたときは前記第１の回路の出力を阻止して該画
素の表示を禁止し、該第２の回路が禁止出力を生じない
ときは該第１の回路の出力により当該画素の表示を許容
することを特徴とする分割画面表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094350A JPS58211186A (ja) | 1982-06-02 | 1982-06-02 | 分割画面表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094350A JPS58211186A (ja) | 1982-06-02 | 1982-06-02 | 分割画面表示制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58211186A true JPS58211186A (ja) | 1983-12-08 |
| JPH0119589B2 JPH0119589B2 (ja) | 1989-04-12 |
Family
ID=14107830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094350A Granted JPS58211186A (ja) | 1982-06-02 | 1982-06-02 | 分割画面表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211186A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173588A (ja) * | 1984-02-20 | 1985-09-06 | 株式会社リコー | マルチウインドウ表示処理方式 |
| JPS60232596A (ja) * | 1984-05-02 | 1985-11-19 | 株式会社日立製作所 | マルチウインドウ表示方式 |
| JPS61258289A (ja) * | 1985-05-13 | 1986-11-15 | キヤノン株式会社 | 画像処理装置 |
| JPS6242277A (ja) * | 1985-08-19 | 1987-02-24 | Fanuc Ltd | 画像処理装置 |
| JPS6279576A (ja) * | 1985-10-03 | 1987-04-11 | Agency Of Ind Science & Technol | 図形表示装置 |
| JPS62280795A (ja) * | 1986-05-29 | 1987-12-05 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
| JPH02213033A (ja) * | 1989-02-14 | 1990-08-24 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
-
1982
- 1982-06-02 JP JP57094350A patent/JPS58211186A/ja active Granted
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| JPH0528390B2 (ja) * | 1984-05-02 | 1993-04-26 | Hitachi Ltd | |
| JPS61258289A (ja) * | 1985-05-13 | 1986-11-15 | キヤノン株式会社 | 画像処理装置 |
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| JPH0431153B2 (ja) * | 1985-10-03 | 1992-05-25 | ||
| JPS62280795A (ja) * | 1986-05-29 | 1987-12-05 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
| JPH02213033A (ja) * | 1989-02-14 | 1990-08-24 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119589B2 (ja) | 1989-04-12 |
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