JPS58209184A - ジヨセフソン接合素子の製造方法 - Google Patents
ジヨセフソン接合素子の製造方法Info
- Publication number
- JPS58209184A JPS58209184A JP57092754A JP9275482A JPS58209184A JP S58209184 A JPS58209184 A JP S58209184A JP 57092754 A JP57092754 A JP 57092754A JP 9275482 A JP9275482 A JP 9275482A JP S58209184 A JPS58209184 A JP S58209184A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- tunnel junction
- etching
- superconductor electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジョセフソン接合素子の製造方法に関し、さら
に詳しくは段差解消を施したトンネル接合型ジョセフソ
ン接合素子の製造方法に関するものである。
に詳しくは段差解消を施したトンネル接合型ジョセフソ
ン接合素子の製造方法に関するものである。
トンネル接合型のジョセフソン接合素子は蒸着法やスパ
ッタ法で作製された多層膜で構成されている。例えば、
ジエイ・エイツチ・ブレイナー（Ｊ、Ｈ，Ｇｒｅｉｎｅ
ｒ）らによって１９８０年３月にアイ−ビー・エム・ジ
ャーナル・オブ・リサーチ・アンド・デイペロープメン
ト（ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅ５ｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ）第２４巻２号１９５
〜２０５項に発表された論文によれば、論理回路や記憶
回路を作製すると基板上に形成される膜は、約１４層で
全膜厚３μｍ以上になることが報告されている。この層
数や膜厚は半導体集積回路素子や磁気バブル素子の値を
はるかに上回っている。これらの素子の作製にも従来か
ら段差解消技術が用いられているが、ジョセフソン接合
素子ではこの技術がさらに重要となることは明らかであ
る。段差解消が施されていないと、パターンエツジ部で
ステップカバレッジが不充分となり、種々の素子特性悪
化の問題を生じる。超伝導体電極の場合にはパターンエ
ツジ部が弱結合部になったり、断線を起こしたりする。
ッタ法で作製された多層膜で構成されている。例えば、
ジエイ・エイツチ・ブレイナー（Ｊ、Ｈ，Ｇｒｅｉｎｅ
ｒ）らによって１９８０年３月にアイ−ビー・エム・ジ
ャーナル・オブ・リサーチ・アンド・デイペロープメン
ト（ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅ５ｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ）第２４巻２号１９５
〜２０５項に発表された論文によれば、論理回路や記憶
回路を作製すると基板上に形成される膜は、約１４層で
全膜厚３μｍ以上になることが報告されている。この層
数や膜厚は半導体集積回路素子や磁気バブル素子の値を
はるかに上回っている。これらの素子の作製にも従来か
ら段差解消技術が用いられているが、ジョセフソン接合
素子ではこの技術がさらに重要となることは明らかであ
る。段差解消が施されていないと、パターンエツジ部で
ステップカバレッジが不充分となり、種々の素子特性悪
化の問題を生じる。超伝導体電極の場合にはパターンエ
ツジ部が弱結合部になったり、断線を起こしたりする。
また、絶縁体層の場合には、絶縁体層をはさむ超伝導体
ＭＡｊ間がショートするという問題が起こる。ジョセフ
ソン接合素子は半導体に代表される他の素子に比べ消費
電力が著しく少ないことから複数の素子を基板に垂直な
方向に配置する立体構造素子が提案されているが、この
素子は段差解消技術なＬ７では作製が困鍾である。
ＭＡｊ間がショートするという問題が起こる。ジョセフ
ソン接合素子は半導体に代表される他の素子に比べ消費
電力が著しく少ないことから複数の素子を基板に垂直な
方向に配置する立体構造素子が提案されているが、この
素子は段差解消技術なＬ７では作製が困鍾である。
従来、ジョセフソン接合素子の製造方法として以下に述
べる２つの方法が用いられている。まず、第１の方法を
第１図（ａ）〜（ｆ＞を用いて工程順に説明する。第１
図（ａ）Ｋ示すように、絶む体基板あるいは表面に絶縁
体層を有する基板ｌｌ上に、蒸着法やスパッタ法により
ニオブ（Ｎｂ）％鉛（ｐｂ ）等でなる第１の超伝導体
１！極１２を形成する。第１の超伝導体電極１２のパタ
ーニングは通常のホトレジスト工程を用いたエツチング
法やリフトオフ法で行なう。次に、第１図（ｂ）に示す
ように第１の超伝導体電極１２上のトンネル接合部とな
る部分にアンダーカスト形状のレジストマスク１３を形
成シ、第１図（ｃ）に示すように基板表面にＭ漕法など
の指向性の良い成膜法で一０化ケイ素（Ｓｉｎ）、二酸
化ケイ素（Ｓｉｎ２）等でなる絶縁体層１４を被着し、
引続きり７トオフすると第１図（ｄ） Ｋ示すような開
口をもつトンネル接合部が形成される。アンダーカスト
形状のレジストマスク１３・は通常のホトレジスト工程
に加え、露光前または露光後にクロロベンゼンやブロモ
ベンゼンなどの有機溶剤に浸すことによって得られる。
べる２つの方法が用いられている。まず、第１の方法を
第１図（ａ）〜（ｆ＞を用いて工程順に説明する。第１
図（ａ）Ｋ示すように、絶む体基板あるいは表面に絶縁
体層を有する基板ｌｌ上に、蒸着法やスパッタ法により
ニオブ（Ｎｂ）％鉛（ｐｂ ）等でなる第１の超伝導体
１！極１２を形成する。第１の超伝導体電極１２のパタ
ーニングは通常のホトレジスト工程を用いたエツチング
法やリフトオフ法で行なう。次に、第１図（ｂ）に示す
ように第１の超伝導体電極１２上のトンネル接合部とな
る部分にアンダーカスト形状のレジストマスク１３を形
成シ、第１図（ｃ）に示すように基板表面にＭ漕法など
の指向性の良い成膜法で一０化ケイ素（Ｓｉｎ）、二酸
化ケイ素（Ｓｉｎ２）等でなる絶縁体層１４を被着し、
引続きり７トオフすると第１図（ｄ） Ｋ示すような開
口をもつトンネル接合部が形成される。アンダーカスト
形状のレジストマスク１３・は通常のホトレジスト工程
に加え、露光前または露光後にクロロベンゼンやブロモ
ベンゼンなどの有機溶剤に浸すことによって得られる。
次に、第１図（ｅ）に示すように熱酸化法あるいはプラ
ズマ酸化法で１７ネル接合部に数１０Ｘの厚さのトンネ
ル接合層１５を形成する。
ズマ酸化法で１７ネル接合部に数１０Ｘの厚さのトンネ
ル接合層１５を形成する。
この後、第１図（ｆ）に示すように紀１の超伝導体電極
１２の場合と同様、蒸着法やスパッタ法で第２の超伝導
体電極を形成する。こうした基本素子構成でも明らかな
ようにこの方法では第１の超伝導体電極１２のエツジ部
やトンネル接合部のエツジ部でステップカバレッジが不
充分となり菌１゜第２の超伝導体電極１２．１６間のシ
ョートを生じたり、第２の超伝導体重ｔ７Ｍ１６に弱結
合部を生じたりする。この程度δ構成の素子では、上ノ
ーの膜はど膜厚を厚くすること釦よってステップカバレ
ッジは改善されるが、多層構成の素子ではこうした方法
による解決は困難となる。また、この方法ではトンネル
接合部の形成にアンダーカット形状のレジストマスク１
３を必要とするが、この形状はレジストのプリベーク条
件や有機溶剤の液温。
１２の場合と同様、蒸着法やスパッタ法で第２の超伝導
体電極を形成する。こうした基本素子構成でも明らかな
ようにこの方法では第１の超伝導体電極１２のエツジ部
やトンネル接合部のエツジ部でステップカバレッジが不
充分となり菌１゜第２の超伝導体電極１２．１６間のシ
ョートを生じたり、第２の超伝導体重ｔ７Ｍ１６に弱結
合部を生じたりする。この程度δ構成の素子では、上ノ
ーの膜はど膜厚を厚くすること釦よってステップカバレ
ッジは改善されるが、多層構成の素子ではこうした方法
による解決は困難となる。また、この方法ではトンネル
接合部の形成にアンダーカット形状のレジストマスク１
３を必要とするが、この形状はレジストのプリベーク条
件や有機溶剤の液温。
ディップ時間などの影響を受けやすい。待に、実際のト
ンネル接合部の面積を規定するレジストマスク下部の寸
法を精度よく得ることは非常に難しい。また、トンネル
接合部は周囲の絶縁体層１４よりも低い位置にあるため
、プラズマクリーニングやプラズマ酸化時にスパッタさ
れた絶縁体層１４の付着により汚染されるという欠点が
あった。
ンネル接合部の面積を規定するレジストマスク下部の寸
法を精度よく得ることは非常に難しい。また、トンネル
接合部は周囲の絶縁体層１４よりも低い位置にあるため
、プラズマクリーニングやプラズマ酸化時にスパッタさ
れた絶縁体層１４の付着により汚染されるという欠点が
あった。
第２の方法を第２図（ａ）〜（ｆ）を用いて説明する。
第２図（ａ）に示すように、第１図（ａ）と同様な方法
で基板２１上に第１の超伝導体電極２２を形成する。
で基板２１上に第１の超伝導体電極２２を形成する。
その後、第２図（ｂ）に示すように基板全面に蒸着法や
スパッタ法でＳｉｎ、Ｓｉｎ、等でなる絶縁体層２３を
被着する。次に、第２図（ｃ）に示すように絶縁体層２
３上にトンネル接合部を形成するだめの開口を有するレ
ジストマスク２４を形成した後、アルゴン（Ａｒ）など
の不活性ガスを用いたイオンエッチンク法ヤ７０ ：ｙ
２３ （Ｃ！ＨＦｍ ）、７１：ｌ７１４（ＯＦ４）
などのエツチングガスによる反応性スパッタエツチング
法で絶縁体層２３を加工し、第２図（ｄ）に示すような
トンネル接合部を形成する。次に第２図（ｅ）に示すよ
うに、第１図（ｅ）と同様な方法でトンネル接合部に数
１０″ｉのトンネル接合層２５を形成し、その後、第１
の超伝導体電極２２の場合と同様な電極材料および成膜
法で第２図（ｆ）に示すような第２の超伝導体電極２６
を形成する。この方法でも第１の方法と同様、第１の超
伝導体電極２２およびトンネル接合部のエツジ部におけ
るステップカバレッジが不充分であるという問題がある
。
スパッタ法でＳｉｎ、Ｓｉｎ、等でなる絶縁体層２３を
被着する。次に、第２図（ｃ）に示すように絶縁体層２
３上にトンネル接合部を形成するだめの開口を有するレ
ジストマスク２４を形成した後、アルゴン（Ａｒ）など
の不活性ガスを用いたイオンエッチンク法ヤ７０ ：ｙ
２３ （Ｃ！ＨＦｍ ）、７１：ｌ７１４（ＯＦ４）
などのエツチングガスによる反応性スパッタエツチング
法で絶縁体層２３を加工し、第２図（ｄ）に示すような
トンネル接合部を形成する。次に第２図（ｅ）に示すよ
うに、第１図（ｅ）と同様な方法でトンネル接合部に数
１０″ｉのトンネル接合層２５を形成し、その後、第１
の超伝導体電極２２の場合と同様な電極材料および成膜
法で第２図（ｆ）に示すような第２の超伝導体電極２６
を形成する。この方法でも第１の方法と同様、第１の超
伝導体電極２２およびトンネル接合部のエツジ部におけ
るステップカバレッジが不充分であるという問題がある
。
また、この方法では、トンネル接合部の絶縁体層２３を
イオンエツチング法や反応性スパッタエツチング法で除
失するため、トンネル接合部における電極表面はイオン
損傷を受ける。反応性スパッタエツチング法の場合には
電極表面は反応性のエツチングガスによって汚染される
。また、第ｉの方法と同様、トンネル接合部はプラズマ
クリーニングやプラズマ酸化時に絶縁体層２３の付着に
より汚染されるという欠点があった。
イオンエツチング法や反応性スパッタエツチング法で除
失するため、トンネル接合部における電極表面はイオン
損傷を受ける。反応性スパッタエツチング法の場合には
電極表面は反応性のエツチングガスによって汚染される
。また、第ｉの方法と同様、トンネル接合部はプラズマ
クリーニングやプラズマ酸化時に絶縁体層２３の付着に
より汚染されるという欠点があった。
本発明の目的は、このような従来の欠点を取り除いたジ
ョセフソン接合素子の製造方法を提供することにある。
ョセフソン接合素子の製造方法を提供することにある。
本発明によれば基板上に第１の超伝導体電極と前記第１
の超伝導体電極の一表面上のトンネル接合層、およ゛び
前記トンネル接合層を介して前記第１の超伝導体電極と
対向する第２の超伝導体電極を有するジョセフソン接合
素子の製造方法において、基板上に第１の超伝導体電極
を被着した後、該第１の超伝導体電極をレジストマスク
を用いてパターニングし、引続き所望な膜厚だけ第１の
絶縁体層を被着、リフトオフする工程、前記第１の超伝
導体電極上のトンネル接合部となる領域にレジストマス
クを形成した後、前記第１の超伝導体電極を少なくとも
ロンドンの浸入深さと同じ膜厚が残るようにエツチング
すると同時に、前記第１の絶縁体層を前記第１の超伝導
体電極と同じ膜厚になるようにエツチングする工程、引
続き第２の絶縁体層を被着、リフトオフすることによっ
て前記第１の超伝導体電極と前記第１の絶縁体層の被エ
ツチング部を埋める工程、次に前記トンネル接合部に前
記トンネル接合層を形成する工程、次に前記トンネル接
合層と接触するように前記第２の超伝導体電極を形成す
る工程を具備することを特徴とするジョセフソン接合素
子の製造方法が得られる。
の超伝導体電極の一表面上のトンネル接合層、およ゛び
前記トンネル接合層を介して前記第１の超伝導体電極と
対向する第２の超伝導体電極を有するジョセフソン接合
素子の製造方法において、基板上に第１の超伝導体電極
を被着した後、該第１の超伝導体電極をレジストマスク
を用いてパターニングし、引続き所望な膜厚だけ第１の
絶縁体層を被着、リフトオフする工程、前記第１の超伝
導体電極上のトンネル接合部となる領域にレジストマス
クを形成した後、前記第１の超伝導体電極を少なくとも
ロンドンの浸入深さと同じ膜厚が残るようにエツチング
すると同時に、前記第１の絶縁体層を前記第１の超伝導
体電極と同じ膜厚になるようにエツチングする工程、引
続き第２の絶縁体層を被着、リフトオフすることによっ
て前記第１の超伝導体電極と前記第１の絶縁体層の被エ
ツチング部を埋める工程、次に前記トンネル接合部に前
記トンネル接合層を形成する工程、次に前記トンネル接
合層と接触するように前記第２の超伝導体電極を形成す
る工程を具備することを特徴とするジョセフソン接合素
子の製造方法が得られる。
以下本発明の基本プロセスについて図面を用いて説明す
る。
る。
第３図（ａ）に示すように１絶縁体基板あるいは表面に
絶縁体層を有する基板３１上に、蒸着法やスパッタ法に
よりＮｂ、 Ｐ））等でなる第１の超伝導体電極３２を
被着した後、この上に通常のレジスト工程を用いて膜厚
１．５μｍのレジストマスク３３を形成し、第３図（ｂ
）に示すように反応性スパッタエツチング法やイオンエ
ツチング法で第１の超伝導体電極３２をパターニングす
る。引続き第３図（ｃ）に示すように基板全面に蒸着法
やイオンビームデポジションなどの指向性の良い成膜法
でＳｉｎ。
絶縁体層を有する基板３１上に、蒸着法やスパッタ法に
よりＮｂ、 Ｐ））等でなる第１の超伝導体電極３２を
被着した後、この上に通常のレジスト工程を用いて膜厚
１．５μｍのレジストマスク３３を形成し、第３図（ｂ
）に示すように反応性スパッタエツチング法やイオンエ
ツチング法で第１の超伝導体電極３２をパターニングす
る。引続き第３図（ｃ）に示すように基板全面に蒸着法
やイオンビームデポジションなどの指向性の良い成膜法
でＳｉｎ。
８ｉ０．等でなる第１の絶縁体＃３４を被着する。
この膜厚は後述するように最適化しである。次に第３図
（ｄ）に示すようにレジストマスク３３をり７トオ７し
た後、第３図（ｅ）のように第１の超伝導体電極３２上
のトンネル接合部となる部分にレジストマスク３５を形
成し、第３図（ｆ）に示すように反応性スパッタエツチ
ングやイオンエツチングなどの異方性エツチング法で第
１の超伝導体電極３２と第１の絶縁体層３４をエツチン
グし、両者の境界部を平坦化する。第１の超伝導体［椿
３２と第１−の絶縁体層３４のエツチング速度をそれぞ
れｒｓ＋ｒｉ とし、第１の超伝導体電極をｄの深さ
だけエツチングするとすれば、エツチング前における第
１の超伝導体［ＷＬ３２と算１の絶縁体層３４の膜厚ｄ
ａ、ｄ１は、 ｄ、−ｃ！、−＝ｄ（１−−−） ・・・ （１）の
関係を満足するように選ぶ。ここで、第１の超伝導体電
極３２の残存膜厚ｄ、−ｄけロンドンの侵入深さ以上で
なければならない。次に、第３図（Ｘ）Ｋ示すように第
１の絶縁体層３４と同様な方法で第２の絶縁体層３６を
被着する。レジストマスク３５をリフトオフした後、ト
ンネル接合部をＦＡ酸化まだはプラズマ酸化し、第３図
（ｈ）に示すような数１０Ｘのトンネル接合層３７を形
成する。その後、第３図（ｉ）に示すように、第１の超
伝導体電極の場合と同様に蒸着法やスパッタ法で第２の
超伝導体電極３８を形成する。この方法によれば、素子
が完全に平坦化されるため、段差ＶＣよって生じる問題
はすべて解消される。また、トンネル接合部の形成に再
現性の良い矩形レジストマスクが利用できること、エン
チング方法およびエツチング条件の最適化によりレジス
トマスク３３から第゛ｌの超伝導体電極３２への高精度
のパターン転写が可能であるととから、従来のり７トオ
７法を用いた方法（第１図）に比ベトンネル接合部の寸
法を制御し易い。また、トンネル接合部はレジストマス
ク３３との接触部で規定されるだめ従来のエツチングを
用いた方法（第２図）よりも高精度のトンネル接合部が
得られる。しかも、トンネル接合部はエツチング雰囲気
にさらされ女いため、イオン損傷の間頌や反応性エツチ
ングガスによる汚染の問題がない。さらに、トンネル接
合部と周囲の絶縁体層３６を平坦化しているため、プラ
ズマクリーニングやプラズマ酸化時におけるトンネル接
合部の汚染を減少できる。
（ｄ）に示すようにレジストマスク３３をり７トオ７し
た後、第３図（ｅ）のように第１の超伝導体電極３２上
のトンネル接合部となる部分にレジストマスク３５を形
成し、第３図（ｆ）に示すように反応性スパッタエツチ
ングやイオンエツチングなどの異方性エツチング法で第
１の超伝導体電極３２と第１の絶縁体層３４をエツチン
グし、両者の境界部を平坦化する。第１の超伝導体［椿
３２と第１−の絶縁体層３４のエツチング速度をそれぞ
れｒｓ＋ｒｉ とし、第１の超伝導体電極をｄの深さ
だけエツチングするとすれば、エツチング前における第
１の超伝導体［ＷＬ３２と算１の絶縁体層３４の膜厚ｄ
ａ、ｄ１は、 ｄ、−ｃ！、−＝ｄ（１−−−） ・・・ （１）の
関係を満足するように選ぶ。ここで、第１の超伝導体電
極３２の残存膜厚ｄ、−ｄけロンドンの侵入深さ以上で
なければならない。次に、第３図（Ｘ）Ｋ示すように第
１の絶縁体層３４と同様な方法で第２の絶縁体層３６を
被着する。レジストマスク３５をリフトオフした後、ト
ンネル接合部をＦＡ酸化まだはプラズマ酸化し、第３図
（ｈ）に示すような数１０Ｘのトンネル接合層３７を形
成する。その後、第３図（ｉ）に示すように、第１の超
伝導体電極の場合と同様に蒸着法やスパッタ法で第２の
超伝導体電極３８を形成する。この方法によれば、素子
が完全に平坦化されるため、段差ＶＣよって生じる問題
はすべて解消される。また、トンネル接合部の形成に再
現性の良い矩形レジストマスクが利用できること、エン
チング方法およびエツチング条件の最適化によりレジス
トマスク３３から第゛ｌの超伝導体電極３２への高精度
のパターン転写が可能であるととから、従来のり７トオ
７法を用いた方法（第１図）に比ベトンネル接合部の寸
法を制御し易い。また、トンネル接合部はレジストマス
ク３３との接触部で規定されるだめ従来のエツチングを
用いた方法（第２図）よりも高精度のトンネル接合部が
得られる。しかも、トンネル接合部はエツチング雰囲気
にさらされ女いため、イオン損傷の間頌や反応性エツチ
ングガスによる汚染の問題がない。さらに、トンネル接
合部と周囲の絶縁体層３６を平坦化しているため、プラ
ズマクリーニングやプラズマ酸化時におけるトンネル接
合部の汚染を減少できる。
次に本発明の一実施例を示す。
基板上に、高周波スパッタ法により基板温度３００℃で
Ｎｂ膜４０００Ａを被着する。この膜上にホ゛ジ型ホト
レジスト（シフブレー社製ＡＺ１３５０Ｊ）を用いた通
常のホトレジスト工程で膜厚１．５μｍのレジストマス
クを形成し、フレオン１２ （ＣＯ４ｐｔ ）をエツチ
ングガスとする反応性スパッタエツチング法でＮｂ膜を
加工して第１の超伝導体電極を形成する。次に基板全面
に電子ビーム蒸着法によりＳｉＯを２６０ＯＡ被着し、
レジストをアセトン中の超音波洗浄でリフトオフする。
Ｎｂ膜４０００Ａを被着する。この膜上にホ゛ジ型ホト
レジスト（シフブレー社製ＡＺ１３５０Ｊ）を用いた通
常のホトレジスト工程で膜厚１．５μｍのレジストマス
クを形成し、フレオン１２ （ＣＯ４ｐｔ ）をエツチ
ングガスとする反応性スパッタエツチング法でＮｂ膜を
加工して第１の超伝導体電極を形成する。次に基板全面
に電子ビーム蒸着法によりＳｉＯを２６０ＯＡ被着し、
レジストをアセトン中の超音波洗浄でリフトオフする。
第１の超伝導体電極上のトンネル接合部となる部分に直
径２μｍ１膜厚１．５μｍのレジストマスクを形成した
後、ＯＯｌ ｔ Ｆ ｔを用いた反応性スパッタエツチ
ング法で第１の超伝導体電極を２００ＯＡエツチングす
る。８ｉ０とＮｂのエツチング速度比は０．３であるか
ら、（１）式から明らかなように第１の絶縁体層は６０
０Ｘエツチングされる。この結果、第１の超伝導体電極
と第１の絶縁体層の残存膜厚は共に２００ＯＡとなり完
全に平坦化が達成される。この膜厚はＮｂ膜に関して一
般に知られているロンドンの侵入深さ約１００ＯＡより
も充分厚い。ＡＺ１３５０Ｊに対するＮｂ膜のエツチン
グ速度比は５〜６で１ しかも異方性エツチングが可能
なためレジストマスクに対するパターン寸法変化はほと
んど無視できる程度である。次に、第１の絶縁体層と同
様な方法でＳｉＯを２００ＯＡ被着し、レジストマスク
をリフトオフしてトンネル接合部を形成する。この基板
表面をＡｒ プラズマでクリーニングした後、第１の超
伝導体電極パターンと同様な方法で３００ＯＡのＮｂ膜
でなる第２の超伝導体電極を形成する。エツチングの際
、下地となる第２の絶縁体層ＳｉＯに対するＮｂのエツ
チング速度比は３〜４であるため、Ｎｂ膜を選択的にエ
ツチングできる。
径２μｍ１膜厚１．５μｍのレジストマスクを形成した
後、ＯＯｌ ｔ Ｆ ｔを用いた反応性スパッタエツチ
ング法で第１の超伝導体電極を２００ＯＡエツチングす
る。８ｉ０とＮｂのエツチング速度比は０．３であるか
ら、（１）式から明らかなように第１の絶縁体層は６０
０Ｘエツチングされる。この結果、第１の超伝導体電極
と第１の絶縁体層の残存膜厚は共に２００ＯＡとなり完
全に平坦化が達成される。この膜厚はＮｂ膜に関して一
般に知られているロンドンの侵入深さ約１００ＯＡより
も充分厚い。ＡＺ１３５０Ｊに対するＮｂ膜のエツチン
グ速度比は５〜６で１ しかも異方性エツチングが可能
なためレジストマスクに対するパターン寸法変化はほと
んど無視できる程度である。次に、第１の絶縁体層と同
様な方法でＳｉＯを２００ＯＡ被着し、レジストマスク
をリフトオフしてトンネル接合部を形成する。この基板
表面をＡｒ プラズマでクリーニングした後、第１の超
伝導体電極パターンと同様な方法で３００ＯＡのＮｂ膜
でなる第２の超伝導体電極を形成する。エツチングの際
、下地となる第２の絶縁体層ＳｉＯに対するＮｂのエツ
チング速度比は３〜４であるため、Ｎｂ膜を選択的にエ
ツチングできる。
本実施例では、第２の超伝導体電極までを形成するプロ
セスについて述べたが、全く同様な方法の繰返しでさら
に多層の素子の段差解消を行なうことができる０また、
第１．第２の超伝導体電極としてＮｂを用いた場合につ
いて説明したが、他の超伝導体材料も用いることができ
るｏｌｌｉ極材料の加工法としてイオンエツチング法は
どの材料にも適用できるが１反応性スパッタエツチング
法を用いる場合には適切なエツチングガスの選択が必要
である。まだ１本実施例ではトンネル接合部を形成する
だめのレジストマスクとしてＡＺ１３５０Ｊを使用しだ
が、他の有機レジスト、無機レジスト、さらにはこれら
のレジストの転写により形成したよりエツチング耐性の
ある金属マスクなども用いることができる。
セスについて述べたが、全く同様な方法の繰返しでさら
に多層の素子の段差解消を行なうことができる０また、
第１．第２の超伝導体電極としてＮｂを用いた場合につ
いて説明したが、他の超伝導体材料も用いることができ
るｏｌｌｉ極材料の加工法としてイオンエツチング法は
どの材料にも適用できるが１反応性スパッタエツチング
法を用いる場合には適切なエツチングガスの選択が必要
である。まだ１本実施例ではトンネル接合部を形成する
だめのレジストマスクとしてＡＺ１３５０Ｊを使用しだ
が、他の有機レジスト、無機レジスト、さらにはこれら
のレジストの転写により形成したよりエツチング耐性の
ある金属マスクなども用いることができる。
以上説明したように本発明によれば、完全に段差解消し
たジ１セフンン接合素子を形成することができる。また
、トンネル接合部の周囲を異方性エツチングすることに
よってトンイル接合部を形成するため、高精度でしかも
エツチングによる汚染のないトンネル接合部を得ること
ができる。さらに、トンネル接合部近傍を平坦化できる
ため、プラズマクリーニングやプラズマ酸化時に周囲の
絶縁体層のスパッタによって生じるトンネル接合部の汚
染を低減できる。
たジ１セフンン接合素子を形成することができる。また
、トンネル接合部の周囲を異方性エツチングすることに
よってトンイル接合部を形成するため、高精度でしかも
エツチングによる汚染のないトンネル接合部を得ること
ができる。さらに、トンネル接合部近傍を平坦化できる
ため、プラズマクリーニングやプラズマ酸化時に周囲の
絶縁体層のスパッタによって生じるトンネル接合部の汚
染を低減できる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）、第２図値）〜（ｆ）は従来のジ
ョセフソン接合素子の製造方法を工程ｊ１に説明するだ
めの素子断面図、第３図（ａ）〜（ｉ）は本発明のジョ
セフソン接合素子の製造方法を説明するだめの主要工程
における素子断面図である。 図において、１１，２１．３１は基板、１２゜２２．３
２は第１の超伝導体電極、１３，２４゜３３．３５はレ
ジストマスク、１４，２３，３４は第１の絶縁体層、１
５，２５．３７はトンネル接合層、１６，２６．３８は
第２の超伝導体電極、３６は第２の絶縁体層である。 第１図
ョセフソン接合素子の製造方法を工程ｊ１に説明するだ
めの素子断面図、第３図（ａ）〜（ｉ）は本発明のジョ
セフソン接合素子の製造方法を説明するだめの主要工程
における素子断面図である。 図において、１１，２１．３１は基板、１２゜２２．３
２は第１の超伝導体電極、１３，２４゜３３．３５はレ
ジストマスク、１４，２３，３４は第１の絶縁体層、１
５，２５．３７はトンネル接合層、１６，２６．３８は
第２の超伝導体電極、３６は第２の絶縁体層である。 第１図
Claims (1)
- 基板上に第１の超伝導体電極と前記第１の超伝導体電極
の一表面上のトンネル接合層、および前記トンネル接合
層を介して前記第１め超伝導体電極と対向する第２の超
伝導体電極を有するジョセフソン接合素子の製造方法に
おいて、基板上に第１の超伝導体電極を被着した後、該
第１の超伝導体電極をレジストマスクを用いてパターニ
ングし、引続き第１の絶縁体層を被着してリフトオフす
る工程、前記第１の超伝導体電極上のトンネル接合部と
なる領域にレジストマスクを形成した後、前記第１の超
伝導体電極を少なくともロンドンの侵入深さと同じ膜厚
が残るようにエツチングすると同時に、前記第１の絶縁
体層を前記第１の超伝導体電極と同じ膜厚になるように
エツチングする工程、引続き第２の絶縁体層を被着、リ
フトオフすることＫよって前記第１の超伝導体電極と前
記第１の絶縁体層の被エツチング部を埋める工程、次に
前記トンネル接合部に前記トンネル接合層を形成する工
程、次に前記トンネル接合層と接触するように前記第２
の超伝導体電極を形成する工程を具備することを特徴と
するジョセフソン接合素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092754A JPS58209184A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン接合素子の製造方法 |
| DE8383105381T DE3370901D1 (en) | 1982-05-31 | 1983-05-31 | Method of producing josephson tunnel barrier |
| EP83105381A EP0095773B1 (en) | 1982-05-31 | 1983-05-31 | Method of producing josephson tunnel barrier |
| US06/499,553 US4548834A (en) | 1982-05-31 | 1983-05-31 | Method of producing a Josephson tunnel barrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092754A JPS58209184A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン接合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58209184A true JPS58209184A (ja) | 1983-12-06 |
| JPH0479152B2 JPH0479152B2 (ja) | 1992-12-15 |
Family
ID=14063200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092754A Granted JPS58209184A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン接合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209184A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688384A (en) * | 1979-12-20 | 1981-07-17 | Hitachi Ltd | Manufacture of josephson junction element |
-
1982
- 1982-05-31 JP JP57092754A patent/JPS58209184A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688384A (en) * | 1979-12-20 | 1981-07-17 | Hitachi Ltd | Manufacture of josephson junction element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479152B2 (ja) | 1992-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4548834A (en) | Method of producing a Josephson tunnel barrier | |
| JPH0476496B2 (ja) | ||
| JPS58209184A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS58209183A (ja) | ジヨセフソン接合素子の製造方法 | |
| KR950006343B1 (ko) | 반도체 장치의 제조방법 | |
| JPS60208873A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS5979585A (ja) | ジヨセフソン接合素子とその製造方法 | |
| JPS6147679A (ja) | ジヨセフソン接合素子の作製方法 | |
| JPS60208874A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS58209176A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS61144083A (ja) | ジヨセフソン接合素子の形成方法 | |
| JPS60208875A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS61263179A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS58209179A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS58209182A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH01168080A (ja) | ジョセフソン接合素子の作製方法 | |
| JPS58125880A (ja) | ジヨセフソン接合素子 | |
| JPH0481876B2 (ja) | ||
| JPS62224937A (ja) | 凹部埋め込み方法 | |
| JPH07142776A (ja) | パターンの形成方法 | |
| JPS61278181A (ja) | ジヨゼフソン素子の作成方法 | |
| JPS61241989A (ja) | 超伝導線路の作製方法 | |
| JPS58209181A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS61263180A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS59163838A (ja) | 半導体装置の製造方法 |