JPS58207641A - 半導体装置用基板 - Google Patents
半導体装置用基板Info
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- JPS58207641A JPS58207641A JP9064082A JP9064082A JPS58207641A JP S58207641 A JPS58207641 A JP S58207641A JP 9064082 A JP9064082 A JP 9064082A JP 9064082 A JP9064082 A JP 9064082A JP S58207641 A JPS58207641 A JP S58207641A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
近年、シリコンＬＳＩの高集積化のテンポは目ざましい
ものがある。ダイナミックＲＡＭデバイスでは６４Ｋが
すでに実用化に入シ、２５６にの実用化も目前に迫って
いる。このように集積度が向上するにつれて、デバイス
製造面から、今までは問題にされていなかった柚々の事
柄がクローズアップされてきている。その大きな問題の
一つとして、素子の微細化に伴うインバグトイオン化現
象によるメモリ特性の不安定化やα線によるソフトエラ
ーの問題が指摘されている。
ものがある。ダイナミックＲＡＭデバイスでは６４Ｋが
すでに実用化に入シ、２５６にの実用化も目前に迫って
いる。このように集積度が向上するにつれて、デバイス
製造面から、今までは問題にされていなかった柚々の事
柄がクローズアップされてきている。その大きな問題の
一つとして、素子の微細化に伴うインバグトイオン化現
象によるメモリ特性の不安定化やα線によるソフトエラ
ーの問題が指摘されている。
これら全解決する方法の一つとして、最近ではＭＯＳエ
ビウェーハの使用、すなわち高濃度不純物基板上に１０
〜１４μｍの高抵抗層をエピタキシャル成長させた基板
を用いることが試みられている。
ビウェーハの使用、すなわち高濃度不純物基板上に１０
〜１４μｍの高抵抗層をエピタキシャル成長させた基板
を用いることが試みられている。
しかしながら、このＭＯＳエピウェーハの比抵抗を制御
して、再現性よく製造することは簡単ではなく、多くの
複雑な工程やノウノ・つが用いられている。
して、再現性よく製造することは簡単ではなく、多くの
複雑な工程やノウノ・つが用いられている。
本発明はこのような制御性の悪いＭＯＳエピウェーハの
製造をより容易にし、かつ特性の優れたＭＯＳエピウェ
ーハを提供することを目的とするものである。
製造をより容易にし、かつ特性の優れたＭＯＳエピウェ
ーハを提供することを目的とするものである。
従来のＭＯＳエピウェーハは約１０１８個／ ｃｔｌの
高濃度のボロン不純物を添加して育成し庭シリコン単結
晶からウェーハを切り出し、該ウェーハの主面にボロン
を添加した約１０・酉の高抵抗エピタキシャル層を成長
させて形成される。このエビ層の厚さは１０−１４μｍ
程度である。特性の優れたＭＯ８メモリヲ製造するため
には、該エビ層の比抵抗を制御することが必要であるが
、基板が高濃度のためにエピタキシャル成長中に基板か
らボロンが外方拡散し、エピタキシャル成長中に取り込
まれて、エピタキシャル層の比抵抗を低下させるため、
所望の比抵抗をもつエピタキシャル層を形成させること
が極めて困難であった。これを解決する方法の一つとし
て第１図に示すように、高濃度シリコンウェーハ１２の
裏面をあらかじめ５ｉ０２頑１１で薄く被覆して基板裏
面からボロンが外方拡散しないような構造にしたのちに
高抵抗エピタキシャル層１３を成長させる方法が試みら
れている。しかしこの方法ではウェハの裏面にのみ５１
０２ｇが存在するためエピタキシャル成長のときウェハ
にそりを生じ、種々の不都合が生じる。
高濃度のボロン不純物を添加して育成し庭シリコン単結
晶からウェーハを切り出し、該ウェーハの主面にボロン
を添加した約１０・酉の高抵抗エピタキシャル層を成長
させて形成される。このエビ層の厚さは１０−１４μｍ
程度である。特性の優れたＭＯ８メモリヲ製造するため
には、該エビ層の比抵抗を制御することが必要であるが
、基板が高濃度のためにエピタキシャル成長中に基板か
らボロンが外方拡散し、エピタキシャル成長中に取り込
まれて、エピタキシャル層の比抵抗を低下させるため、
所望の比抵抗をもつエピタキシャル層を形成させること
が極めて困難であった。これを解決する方法の一つとし
て第１図に示すように、高濃度シリコンウェーハ１２の
裏面をあらかじめ５ｉ０２頑１１で薄く被覆して基板裏
面からボロンが外方拡散しないような構造にしたのちに
高抵抗エピタキシャル層１３を成長させる方法が試みら
れている。しかしこの方法ではウェハの裏面にのみ５１
０２ｇが存在するためエピタキシャル成長のときウェハ
にそりを生じ、種々の不都合が生じる。
本発明は上記の従来基板とは全く構造の異なる基板を提
供するものであり、従来基板とは異ってウェーハの主面
側の表面にのみ低抵抗層が存在する構造になっている。
供するものであり、従来基板とは異ってウェーハの主面
側の表面にのみ低抵抗層が存在する構造になっている。
更にウェーノ＼の大部分は一部の無欠陥層と内部欠陥を
有する構造になっている。以下実施例を用いて詳細に説
明する。
有する構造になっている。以下実施例を用いて詳細に説
明する。
まずシリコンウェーハｋ ０２ ｋ ２５ ％含むＮ２
ガス雰囲気中で、１２３０℃１３ｈｒＯ熱処理全行い、
第２図に示すように無欠陥層２１を形成した。無欠陥層
の厚さは３０μｍであった。次いでｄｒｙｏ□雰囲気中
で、５２０℃、６２０℃、７２０℃の各温度で夫々１６
ｈｒ、順次に熱処理を行い、ウェーハ内部に高密度の内
部欠陥層２０を形成した。これら一連の熱処理工程にお
いてウェーハの両面に酸化膜層が形成されるので、ウェ
ーハ裏面の酸化膜のみ會残し、表面の酸化Ｐａｋ除去し
て、ウェーノ・の表面にのみボロンの拡散を行った。
ガス雰囲気中で、１２３０℃１３ｈｒＯ熱処理全行い、
第２図に示すように無欠陥層２１を形成した。無欠陥層
の厚さは３０μｍであった。次いでｄｒｙｏ□雰囲気中
で、５２０℃、６２０℃、７２０℃の各温度で夫々１６
ｈｒ、順次に熱処理を行い、ウェーハ内部に高密度の内
部欠陥層２０を形成した。これら一連の熱処理工程にお
いてウェーハの両面に酸化膜層が形成されるので、ウェ
ーハ裏面の酸化膜のみ會残し、表面の酸化Ｐａｋ除去し
て、ウェーノ・の表面にのみボロンの拡散を行った。
ボロンの拡散は少量の０２ガス及びＢＣ７ｍガスを含む
Ｎ２ガス雰囲気中で、１０６０℃、５Ｏ−７＝の熱処理
により行った。流量はＢＣＡ’３が３０ ｌ ／ ｈｒ
、Ｎ２が１２０１／ｈｒ、０２が１．２１／ｈｒであ
った。ボｎ７の拡散層２２の厚さはＩＭＡの測定による
と約２μｍであった。
Ｎ２ガス雰囲気中で、１０６０℃、５Ｏ−７＝の熱処理
により行った。流量はＢＣＡ’３が３０ ｌ ／ ｈｒ
、Ｎ２が１２０１／ｈｒ、０２が１．２１／ｈｒであ
った。ボｎ７の拡散層２２の厚さはＩＭＡの測定による
と約２μｍであった。
このようにしてウェーハの片側にのみボロンを拡散した
ウェーハに％圧下で１０５０℃の成長温度でＳｉＨ，ガ
ス音用い、ドーパントガスとしてＢ、Ｈ，／■２を導入
して高抵抗のエピタキシャル層２３を形成した。エピタ
キシャル層の厚さは１０−１４μｍになるように成長時
間及びＳｉＨ４の濃度全調整した。
ウェーハに％圧下で１０５０℃の成長温度でＳｉＨ，ガ
ス音用い、ドーパントガスとしてＢ、Ｈ，／■２を導入
して高抵抗のエピタキシャル層２３を形成した。エピタ
キシャル層の厚さは１０−１４μｍになるように成長時
間及びＳｉＨ４の濃度全調整した。
エピタキシャル層の比抵抗プロファイルを広がシ抵抗法
で測定したところ、第３図の３１に示すように本発明に
よる基板を用いた場合には極めて急峻な比抵抗プロファ
イルが得られ、かつエピタキシャル層の比抵抗も所望の
ものが再現性よく得られた。
で測定したところ、第３図の３１に示すように本発明に
よる基板を用いた場合には極めて急峻な比抵抗プロファ
イルが得られ、かつエピタキシャル層の比抵抗も所望の
ものが再現性よく得られた。
一方、通常の、ボロンが基板全体に添加されたウェーハ
を用いた場合には、３２に示すようにエピタキシャル層
の比抵抗プロファイルはなだらかであり、かつエピタキ
シャル層の比抵抗の制御性は悪かった。
を用いた場合には、３２に示すようにエピタキシャル層
の比抵抗プロファイルはなだらかであり、かつエピタキ
シャル層の比抵抗の制御性は悪かった。
次に本発明による基板の特性について述べる。
α線により０起された電子−正孔対は低抵抗層２２です
みやかに再結合するため、メモリの保持特性の劣化をも
たらさなかった。この電子−正孔対の拡散長は約１μｍ
であり、本発明による基板は低抵抗層の厚さ’（ｊ１〜
２μｍとしたため、再結合層として十分であった。最大
の厚さを２μｍと限定したのはこれ以上厚くしても再結
合の効果は同じであり、また不純物’ｉｓ＜拡散するに
は長時間の熱処理が必要であ如実際的でないためである
。また低抵抗層の下部に形成された無欠陥層２１の役割
はエピタキシャル層２３に基板の欠陥が導入されないこ
とを目的としたものであり、そのためには厚さは少なく
とも５μｍは必要である。また内部に形成された欠陥層
２０はプロセス汚染諒として知られる重金属不純物をゲ
ッターする役割を果している。史には、インパクトイオ
ン化現象による少数キャリアの再結合層にもなっている
。
みやかに再結合するため、メモリの保持特性の劣化をも
たらさなかった。この電子−正孔対の拡散長は約１μｍ
であり、本発明による基板は低抵抗層の厚さ’（ｊ１〜
２μｍとしたため、再結合層として十分であった。最大
の厚さを２μｍと限定したのはこれ以上厚くしても再結
合の効果は同じであり、また不純物’ｉｓ＜拡散するに
は長時間の熱処理が必要であ如実際的でないためである
。また低抵抗層の下部に形成された無欠陥層２１の役割
はエピタキシャル層２３に基板の欠陥が導入されないこ
とを目的としたものであり、そのためには厚さは少なく
とも５μｍは必要である。また内部に形成された欠陥層
２０はプロセス汚染諒として知られる重金属不純物をゲ
ッターする役割を果している。史には、インパクトイオ
ン化現象による少数キャリアの再結合層にもなっている
。
また本発明による基板を用いて作成したダイナミックＲ
ＡＭの電気的特性は優れており、高濃度の再結合層はウ
ェーハ全体に形成される必要は全くなく、エピタキシャ
ル層の直下に厚さ１〜２μｍ存在するだけで十分である
ことが確認された。
ＡＭの電気的特性は優れており、高濃度の再結合層はウ
ェーハ全体に形成される必要は全くなく、エピタキシャ
ル層の直下に厚さ１〜２μｍ存在するだけで十分である
ことが確認された。
第１図は従来のＭＯＳエビ基板を示す模式的断面図であ
り、１１は５ｉ０２膜、１２は高濃度シリコンウェ゛−
ハ、１３は高抵抗エピタキシャル層を示す。 第２図は本発明になる基板の模式的断面図であり、２０
は内部欠陥が形成された領域、２１は無欠陥層、２２は
尚濃度領域、２３は冒抵抗エピタキシャル層である。 第３図は広がり抵抗法により測定した抵抗値の深さ分布
を示す図であり、３１は本発明による基板を用いた場合
であり、３２は通常の基板ケ用いた場合である。
り、１１は５ｉ０２膜、１２は高濃度シリコンウェ゛−
ハ、１３は高抵抗エピタキシャル層を示す。 第２図は本発明になる基板の模式的断面図であり、２０
は内部欠陥が形成された領域、２１は無欠陥層、２２は
尚濃度領域、２３は冒抵抗エピタキシャル層である。 第３図は広がり抵抗法により測定した抵抗値の深さ分布
を示す図であり、３１は本発明による基板を用いた場合
であり、３２は通常の基板ケ用いた場合である。
Claims (1)
- 表面に厚さ５〜３０μｍの無欠陥層と該無欠陥層の上に
厚さ１〜２μｍの高濃度不純物層とを備えた半導体基板
の前記高濃度不純物層の上にエピタキシャル膜を設けた
ことを特徴とする半導体装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064082A JPS58207641A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064082A JPS58207641A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207641A true JPS58207641A (ja) | 1983-12-03 |
Family
ID=14004093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064082A Pending JPS58207641A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387545A (en) * | 1990-12-20 | 1995-02-07 | Hitachi, Ltd. | Impurity diffusion method |
| KR100942146B1 (ko) | 2007-10-05 | 2010-02-17 | 주식회사 실트론 | 펄스 가스 유동 증착방법, 그 장치 및 이를 이용한에피택셜 웨이퍼의 제작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
| JPS5671928A (en) * | 1979-11-16 | 1981-06-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Treatment for silicon substrate |
-
1982
- 1982-05-28 JP JP9064082A patent/JPS58207641A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
| JPS5671928A (en) * | 1979-11-16 | 1981-06-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Treatment for silicon substrate |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387545A (en) * | 1990-12-20 | 1995-02-07 | Hitachi, Ltd. | Impurity diffusion method |
| KR100942146B1 (ko) | 2007-10-05 | 2010-02-17 | 주식회사 실트론 | 펄스 가스 유동 증착방법, 그 장치 및 이를 이용한에피택셜 웨이퍼의 제작 방법 |
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